vai trò của công cụ phân tích tĩnh thời gian trong quá trình thiết kế

[ar_m_in]

hello tất cả

Tôi mới vào khu vực này, có thể bạn guys xin vui lòng cho tôi biết vai trò của công cụ STA trong một dòng FPGA xin

bất kỳ cuốn sách tốt hoặc đề xuất về chọn lên phân tích thời gian tĩnh tại của FPGA nói chung

cảm ơn rất nhiều

 

[Iouri]

Ý tưởng đơn giản là để đảm bảo thiết lập và giữ được thời gian đáp ứng cho các kịch bản khác nhau,

http://www.edaboard.com/viewtopic.php?t=90443&highlight=asic

 

[ar_m_in]

cảm ơn rất nhiều

Tôi sẽ đi qua Chương 13 của liên kết

Tuy nhiên hầu hết các vấn đề về Chương 13 đã tham chiếu đến Thủ tướng Chính Thời gian, là có bất cứ điều gì mà là tổng quát hơn

nhờ giúp đỡ

 

[Iouri]

tố thời gian là Synpsys phần mềm cho các ASIC, và có cái gì đó mà nó gọi SDC, định dạng, bây giờ ví dụ nếu bạn constrining Altera FPGA bạn đang sử dụng DSC định dạng.SDC cũng là tiêu chuẩn de thực tế, ở hầu hết các định dạng FPGA / ASIC phát triển

 

[wangkaust]

hãy vào trang web của Xilinx hay Altera hoặc tìm một số tài liệu tập huấn kỹ thuật từ chúng

 

[ar_m_in]

nhờ Iouri và wangkaust

 

[hemal]

sta vật liệu [/ tex]
Xin lỗi, nhưng bạn cần phải đăng nhập để xem tập tin đính kèm này