Vấn đề Virtex 2 Pro => "và" trở thành "hoặc

[wouterdetuinkabouter]

Xin chào,

I'me tốt nghiệp năm nay, một i heve để Mek một hoạt động với Xilinx Virtex 2 Pro XC2VP30.Chúng tôi sử dụng Simulink để tạo ra các tập tin VHDL.
Chúng ta có một điều lạ xảy ra.Khi chúng tôi một chương trình "và" trong Simulink và chúng tôi tạo ra nó và tải nó Virtex nó hoạt động như một "hoặc".
Chúng tôi đã thử với một FPGA (SPARTAN 3) và trên tất cả mọi thứ Spartan tác phẩm tốt.
Tôi cũng đã gửi các tập tin được tạo ra.
Ai đó có thể giúp tôi?Greetz

 

[wouterdetuinkabouter]

Chúng tôi đã tìm thấy lỗi.
Các led phải được thiết lập với "0" thay vì "1".
Vì vậy, các "và" trở thành một HAY ""
Sorry folks!!

Greetz