Vấn đề với tín hiệu đặt lại QUA CYPRESS CHIP TỪ FPGA

[kalyansrinivas]

Hi all, Chúng tôi đã có một Virtex-4 FPGA và một bộ điều khiển cây bách (CY7C68013) trên tàu của chúng tôi tín hiệu thiết lập lại cho con chip CYPRESS đến từ FPGA (Virtex-4). Vấn đề chúng ta đang phải đối mặt là vì lý do một số các thiết lập lại đến từ FPGA không kích hoạt chip bách nhưng khi bị buộc bên ngoài chip có nó đúng cách. Tôi cần phải thực hiện bất kỳ thiết lập trong Xilinx ISE để làm cho IO điều khiển từ FPGA looklike một tín hiệu thiết lập lại truyền từ môi trường bên ngoài Thankyou trước M Kalyansrinivas

 

[it_boy]

Không thể hiểu bạn đúng cách. nhưng, có bạn kiểm tra nếu các thiết lập lại tại đầu ra của FPGA là nhận được khẳng định? Bạn đã kiểm tra với một oscilloscope? Làm thế nào để bạn tạo ra các thiết lập lại trong FPGA? không đáp ứng thời gian tối thiểu cần thiết cho CY7C68013?

 

[kalyansrinivas]

có các thiết lập lại tại đầu ra của fpga là nhận được khẳng định đúng tôi đã kiểm tra dao động bằng cách thăm dò đầu vào cho pin thiết lập lại cây bách tôi nghi ngờ thời tiết để thiết lập nó (reset) pullup I / O tương tự như thiết lập lại bên ngoài và bất kỳ thay đổi nào trong bản đồ thuộc tính cần thiết