Vấn đề với định cổng INOUT trong VHDL

[Vonn]

Hi all, Tôi đang viết mã VHDL để lái xe một con chip có thể lập trình. Vấn đề của tôi là khi tôi xác định cổng INOUT synthiezer ép buộc, nó ra cổng. Cách duy nhất để làm cho nó hiểu rằng nó là một inout rằng bạn phải tải nó bằng cách 'Z' trong mã ... Questionis tôi, đó là giải pháp duy nhất?

 

[mountain]

Đó là vấn đề của tôi. Khi tôi sử dụng InOut trong Max + Plus II 10,2, Compilying là OK, nhưng mô phỏng sóng không thể nhận ra cổng. Tôi sẽ gửi các hội đồng mã nguồn của tôi.

 

[mc&fpga]

Xilinx ISE phần mềm không có vấn đề này, nhưng tôi nghĩ rằng vấn đề này là không phải từ software.can bạn giải thích thêm, gửi mã số của bạn.

 

[davorin]

Vâng ... xác định như inout không chính xác có nghĩa là bạn có một pin tristate (o; Đối với một sản lượng pin chỉ cần thông tin phản hồi, bạn cũng phải khai báo nó như inout ... vì vậy nếu bạn thực sự cần một pin hai chiều hơn bạn cần để sử dụng 'Z'assignment cho các mã đầu ra (o; Không có gì lạ ở đây ...

 

[omara007]

Tôi đoán một trong các quy định RTL không phải là để sử dụng cổng inout ...

 

[Husoo]

tóm tắt fpga thể hiện có thể trừ: một bộ xương nhỏ nếu bạn muốn có một chiếc xe buýt hai chiều / cổng: fpga thực thể là cổng (... xe buýt: inout std_logic_vector (n downto 0); rd_neg: trong std_logic; ...); cuối fpga, kiến ​​trúc fpga_arch fpga là tín hiệu cho busin đăng ký nội bộ: std_logic_vector (n downto 0); busout: std_logic_vector (n downto 0); .... busin

 

[mountain]

[B = mc & fpga] Xilinx ISE phần mềm không có vấn đề này, nhưng tôi nghĩ rằng vấn đề này là không từ software.can bạn giải thích thêm, gửi mã số của bạn [/b] vấn đề và mã số của tôi đang ở đây: http :/ / edaboard.com/ftopic79757.html

 

[mountain]

[B = Husoo tóm tắt fpga thể hiện có thể trừ: một bộ xương nhỏ nếu bạn muốn có một chiếc xe buýt hai chiều / cổng: thực thể fpga là cổng (... xe buýt: inout std_logic_vector (n downto 0); rd_neg: trong std_logic; ...) cuối fpga kiến ​​trúc fpga_arch của fpga là tín hiệu cho busin đăng ký nội bộ: std_logic_vector (n downto 0); busout: std_logic_vector (n downto 0); .... busin

 

[hoangthanhtung]

Bạn có thể tìm kiếm ở xess.com. Trong trang web này, có rất nhiều ví dụ về giao diện của CPLD hoặc FPGA với vi điều khiển. Mã này được viết bằng VHDL cơ sở trong phần mềm Foundation Xilinx cho trường đại học nhưng bạn có thể thay đổi nó để ISE 6,2

 

[mountain]

Cảm ơn bạn. Nguồn được biên dịch tốt, nhưng xấu hổ trong mô phỏng. Tại sao?

 

[yerics]

[B = omara007 Tôi đoán một trong các quy định RTL không phải là để sử dụng cổng inout ... [/b] Tôi không nghĩ như vậy ví dụ, xe buýt dữ liệu hai chiều thường

 

[delay]

Cổng inout là xấu thiết kế heirarchal. Hãy thử sử dụng bộ đệm hoặc decalare cổng ra với một tín hiệu trung gian có thể được tristated. sự chậm trễ (chậm trễ của công nghệ)