Vấn đề thời gian khi sử dụng bitwise, vertors lớn

[lqson]

Hi, tôi cần một số lời khuyên cho thiết kế RTL của tôi. Có bất kỳ sự khác biệt về hiệu suất thời gian giữa những phong cách mã hóa hai dưới đây? Phong cách thứ hai mã hóa có một hiệu suất thời gian tốt hơn? 1) dây [511:0] A, B, C; gán C = A &B; 2) dây [511:0] A, B, C; dây 255:0 C1; chỉ định C1 = A [255:0] & B [255:0]; dây [255:0] C2; gán C2 = A [511:256] & B [511:256]; gán C = {C2, C1}; Thanks Sơn

 

[gurucharapathy]

Không nên có bất kỳ sự khác biệt, như các "và" hoạt động là bit có nghĩa là bit {A [511] & B [511], A [510] & B [510] ,........, A 1] & B [1], A [0] & B [0]}

 

[lostinxlation]

Nhiều năm trước đây, công cụ tổng hợp (DC) đặt một bộ đệm trên tất cả các tuyên bố chỉ định và nó sẽ thực hiện một số sự khác biệt trong thời gian, nhưng bây giờ là một công cụ tổng hợp là phức tạp hơn nhiều và tôi tin rằng nó có thể không làm cho sự khác biệt (nhưng không có bằng chứng cho rằng).

 

[lqson]

Cảm ơn bạn rất nhiều! Tôi vừa mới chuyển đến thiết kế ASIC từ thiết kế FPGA. Trước đây, tôi đã gặp vấn đề thời gian với phong cách mã hóa trên FPGA. Vì vậy, nó làm cho tôi nhầm lẫn. Câu trả lời của bạn giúp tôi rất nhiều.