vấn đề sau khi mô phỏng postmap

[EricGuo]

Hi, tất cả
Tôi sử dụng Xilinx ISE và modelsim để thiết kế một dự án.Mặc dù sản lượng cuối cùng cũng giống như những gì tôi muốn, tôi chỉ nhận được một lỗi trong Consol modelsim sau khi mô phỏng postmap như sau:
Lỗi: d: / Xilinx / Verilog / src / simprims / X_LATCHE.v (64): $ chiều rộng (posedge CLK: 9.939.316 ps,: 9.939.656 ps, 1400 ps);

bất cứ ai có thể giải thích thông báo lỗi này cho tôi?cảm ơn bạn trước!

pls.Tôi có thể viết một hạn chế điều kiện để chốt trong Xilinx ISE?NẾU có thể, như thế nào?

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Câu hỏi" border="0" />

[/ img]

 

[gnomix]

EricGuo đã viết:

Hi, tất cả

Tôi sử dụng Xilinx ISE và modelsim để thiết kế một dự án.
Mặc dù sản lượng cuối cùng cũng giống như những gì tôi muốn, tôi chỉ nhận được một lỗi trong Consol modelsim sau khi mô phỏng postmap như sau:

Lỗi: d: / Xilinx / Verilog / src / simprims / X_LATCHE.v (64): $ chiều rộng (posedge CLK: 9.939.316 ps,: 9.939.656 ps, 1400 ps);bất cứ ai có thể giải thích thông báo lỗi này cho tôi?
cảm ơn bạn trước!pls.
Tôi có thể viết một hạn chế điều kiện để chốt trong Xilinx ISE?
NẾU có thể, như thế nào?
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Câu hỏi" border="0" /> [/ img]