[Vấn đề] Nets Clock không hợp lệ trong QUÉT Chen, xin vui lòng giúp đỡ!

[wjccentury]

Khi tôi chèn chuỗi quét trong một module (không lớn, chỉ có 8 dây chuyền). Tôi tìm thấy nhiều quét flip-flops mất tích trong chuỗi. Quét kiểm tra báo cáo cho biết: phím Shift đồng hồ pin CK của tế bào × × _reg là bất hợp pháp gated (TEST-186) đồng hồ thử nghiệm của tôi là TCLK, chỉ có một. Quét mất tích flip-flops là tất cả các tốc độ đồng hồ cổng từ clock_gating_cell. TCLK ------> tổ hợp clock_gating_cell ------> quét lật lật Synopsys bán "DFT compilier hỗ trợ đồng hồ gating tổ hợp trong các chu kỳ chụp song song" cấu hình quét của tôi là: full_scan, multiplexed_flip_flop, mix_clocks, internal_clocks (sai), thay thế (trồng thủy), vô hiệu hóa (đúng), add_lockup (sai) Ai có thể cho tôi biết lý do tại sao? Cảm ơn bạn rất nhiều!

 

[sameer_dlh25]

Hi wjccentury, tôi không chắc chắn nhưng có vẻ bạn nón đồng hồ fanin một số tín hiệu điều khiển từ yếu tố liên tiếp. Tác động năng kiểm soát của mạng lưới đồng hồ của bạn. Bạn cần phải chạy check_test lệnh và xem kỹ các cảnh báo và thông báo lỗi. Manuel cho biết trong trường hợp này, bạn sẽ nhận được một TEST-281 tin nhắn. Như vậy, với check_tets tìm thấy tất cả các tin nhắn như vậy và cố gắng loại bỏ những cảnh báo này. Tôi hy vọng điều này sẽ giúp: D

 

[dft_guy]

Hầu hết các đồng hồ gating tế bào có một đầu vào chế độ quét sẽ bỏ qua các yếu tố liên tiếp trong tế bào, làm cho đồng hồ hoàn toàn kiểm soát từ chính của I / O của thiết bị. Hooking mà lên? John [url = www.dftdigest.com] DFT Digest [/url]