I
indomitable12345
Guest
xin vui lòng xem Verilog i source.when attatched cố gắng tổng hợp mô-đun này với qu (at) rtus, không mong muốn chốt đang được tạo ra cho tất cả các mạng lưới sản lượng .. nó là sayin rằng add1_temp lưới, add2_temp, go_temp vv được giữ lại trước đây của họ giá trị thông qua một hoặc nhiều đường dẫn trong xây dựng ... luôn luôn bất cứ ai có thể giúp tôi trong việc giải quyết vấn đề này?
http://www.edaboard.com/viewtopic.php?p=735145 # 735.145
http://www.edaboard.com/viewtopic.php?p=735145 # 735.145