vấn đề hiệu suất

U

ustc23

Guest
hi, tất cả
khi thực hiện giảm vì nhiệt độ, chúng ta nên thấp hơn hoặc thấp hơn điện áp tần số?tại sao?
Cảm ơn bạn!

 
Khi nhiệt độ tăng lên, làm giảm hiệu suất ..bởi vì sự xuống cấp tàu sân bay di động dẫn đến giá hàng loạt chậm ...và vì thế tốc độ chậm hơn.
Vì vậy, khi nhiệt độ tăng cao, để giữ cho mạch làm việc (tức là tránh các hành vi vi phạm thời gian), bạn có thể làm chậm tần số để avaiod vi phạm thời gian ....hoặc bạn có thể tăng điện áp (nếu permited và cần được trong vòng khoan dung) để chậm trễ sẽ được ít hơn và nó sẽ bồi thường cho gia tăng sự chậm trễ của tempaerature và do đó nó sẽ làm việc tại Thường.targated cho bạn.
BTW, trong khi làm clouser thời gian, một lần phải đảm bảo rằng mạch công trình và đáp ứng thời gian cho tất cả các góc (góc tức là tốt nhất và góc tồi tệ nhất).
Corenter nhất: High vdd, nhiệt độ thấp nhất, quá trình hay nhất
Cornter tồi tệ nhất: Low vdd, nhiệt độ cao nhất, quá trình tồi nhất.

Hy vọng điều này sẽ giúp bạn ....

 
Hi viju,

Với 65 và dưới đây là cách thức khác tròn ...

Phương tiện

Nhiệt độ giảm, thiết bị chậm hơn và vì vậy trường hợp xấu nhất là nhiệt độ thấp hơn một ...

 
đây là điều thú vị bạn có bất kỳ doc hoặc ref nào cho việc này dưới 65nm cho temp ít hơn sự chậm trễ hoặc để sử dụng góc tồi tệ nhất temp thấp nhất.

 
Bạn có thể Google nó cho biết thêm chi tiết ..Tôi không có ý tưởng nhiều về lý do tại sao nó xảy ra ..Nhưng chúng tôi xem xét Nhiệt độ -40 như trường hợp tồi tệ nhất hơn là 125 ...

 
Hi Jaydip,
Tôi nhận thức được thực tế này.
Tại 65 ns, vdd là khá thấp (0,9 V!?) Và do đó ngưỡng của nó sẽ rất thấp (0,3!?).Bây giờ là temerature là tăng VT đi xa hơn và do đó cao thấp hiện nay sẽ dẫn dòng chảy và bắt đầu một cách nhanh chóng.
Đây không phải là nhìn thấy cho đến 130 nm, bởi vì lúc đó vdd và VT khá cao hơn ở 65 hoặc 45 ns thời gian.

Tất cả, Xin vui lòng cho tôi biết quan điểm của bạn cũng ....

 

Welcome to EDABoard.com

Sponsor

Back
Top