u này có thể giải quyết cho tôi ...

[Shiva]

Đối với một hệ thống làm việc cố định 500 MHz.
a-đó là mặt hàng có vi phạm thời gian thiết lập.Cho dù vấn đề này có thể được sửa chữa?Nếu có, làm thế nào.
b-Nếu đó là mặt hàng có giữ vấn đề thời gian sau đó làm tương tự như trên.

 

[shiv_emf]

cũng thiết lập thời gian n hav thời gian giữ được thảo luận trước đây .....Theo thời gian thiết lập sự hiểu biết của tôi có thể b vi phạm đến mức độ một số!!

 

[kil]

chào,
<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Ý tưởng" border="0" />

đúng tôi, nếu i am worng ..................
thời gian cài đặt có thể được cố định bằng cách xoá bộ đệm và các yếu tố không mong muốn trì hoãn khác trong CLK betweek để q chậm trễ.nếu không có cách nào chúng ta có thể điều chỉnh thời gian thiết lập ở tần số cho các sysytem cũng có thể làm việc ở tần số thấp và prob thiết lập sẽ được sửa chữa một cách dễ dàng.

đến giữ thời gian nói chung là mất thời gian nắm giữ tại thời điểm theo vị trí và định tuyến vào lúc đó chỉ có chúng tôi có thể có khả năng để có được những thông tin chính xác về sự chậm trễ và trì hoãn việc định tuyến khác dẫn đến thời gian violatio. do đó họ sẽ khắc phục trong thời gian giữ tại thời điểm đó thiết lập thời gian. được chăm sóc, tại thời điểm bước tổng hợp.vì vậy một lần nếu giữ thời gian không thành hệ thống sẽ không làm việc tại frequncy bất kỳ ..

vì vậy trong thời gian giữ tôi xem và thời gian cài đặt cả hai đều quan trọng ..................

nếu u có thể tìm kiếm trong fourm ngày thiết lập và giữ u thời gian sẽ nhận được thông tin rất tốt được cung cấp bởi các chuyên gia tốt .........

cảm ơn và trọng
kil: D

 

[funster]

cho vi phạm thời gian thiết lập, bạn có thể refloorplan hoặc resynthesis để

cải thiện thời gian.cho vi phạm thời gian giữ, bạn có thể thêm các tế bào chậm trễ

trong vi phạm các đường dẫn để loại bỏ được vấn đề.

lời chúc mừng tốt đẹp nhất
Shiva đã viết:

Đối với một hệ thống làm việc cố định 500 MHz.

a-đó là mặt hàng có vi phạm thời gian thiết lập.
Cho dù vấn đề này có thể được sửa chữa?
Nếu có, làm thế nào.

b-Nếu đó là mặt hàng có giữ vấn đề thời gian sau đó làm tương tự như trên.

 

[ramana_k22]

Thiết lập vi phạm Thời gian có thể được sửa chữa bằng cách giảm logic combinational và pipelining hệ thống.Giữ vi phạm Thời gian có thể được sửa chữa bằng cách thêm vào bộ đệm trong đường dẫn thời gian.
Kính trọng,
Ramana

 

[cfriend]

thời gian giữ không liên quan với đồng hồ hệ thống.

 

[nipoon]

chỉ cần để thêm vào các cơ sở knowldege,
Tôi muốn thêm rằng FPGAS không bao giờ có thể có hành vi vi phạm giữ thời gian, vì nó được thiết kế (floorplanned) để dành thời gian min (giữ thời gian) vào xem xét
Họ có thể có hành vi vi phạm thời gian thiết lập, có thể được giải quyết, hoặc bởi việc giảm tần số hoặc chú ý các đường dẫn quan trọng.

 

[vcnvcc]

Xin vui lòng thông qua một số sáng

1.FPGA không bao giờ có thể có thời gian giữ vi phạm ..is it??tại sao n như thế nào?

2.thời gian giữ không liên quan với đồng hồ hệ thống????

Thanks ..