truy cập giúp

[shadeslayer]

i muốn truy cập đó có 2 đầu vào

một là 4mhz đồng hồ
Secon là một trong những bit đầu vào mà vẫn không ngừng đặt và thiết lập lại

lúc tôi muốn sản lượng chỉ có một chút của chúng tôibây giờ nếu đầu vào của tôi là thấp cho 12 xung thn đầu ra của tôi shuld đi thấp,,,làm thế nào tôi có thể làm điều này?

 

[shnain]

Hi shadeslayer,

Để thực hiện chức năng mà bạn mô tả, bạn có thể làm theo các bước sau đây:

1 - Phát hiện các cạnh đầu vào (tái và tăng).
2 - Nếu một cạnh ngã xảy ra sau đó bắt đầu đếm, nếu nó là một cạnh tăng sau đó đặt lại các truy cập.
3 - Sản lượng là keept 1, cho đến khi truy cập đạt 12, sau đó nó đi thấp.

Nếu bạn cần thêm chi tiết về làm thế nào để phát hiện cạnh, cách giữ giá trị của sản lượng mà không cần sử dụng một chốt, hoặc làm thế nào để thực hiện truy cập, sau đó yêu cầu và tôi sẽ làm theo với bạn.

Yours,
Đã nói.

 

[echo47]

Tôi không hiểu những từ "vẫn không ngừng đặt và thiết lập lại".

Giả sử bạn muốn có một thiết kế đồng bộ, đây là một số Verilog.
Trong khi 'trong' là cao, tải một 5-bit truy cập với -12.Trong khi 'trong' là thấp, tính cho đến MSB thay đổi cho 0.Đầu ra của MSB.
Mã số:

module đầu (CLK, tại, trên);

đầu vào CLK, tại;

reg [04:00] count = -12;

đầu ra ngoài;phân công ra = count [4];luôn luôn @ (posedge CLK)

đếm <= tại?
-12: Count count [4];

endmodule

 

[kvingle]

echo47 .... Tôi không phải là một guy Verilog.Nhưng tôi thích cách mà bạn mã hoá trên thiết kế.Rất chính xác!!
i đoán Verilog là rất tốt trong việc đưa ra dí dỏm một lót.

 

[shnain]

echo47 đã viết:

Tôi không hiểu những từ "vẫn không ngừng đặt và thiết lập lại".Giả sử bạn muốn có một thiết kế đồng bộ, đây là một số Verilog.

Trong khi 'trong' là cao, tải một 5-bit truy cập với -12.
Trong khi 'trong' là thấp, tính cho đến MSB thay đổi cho 0.
Đầu ra của MSB.Mã số:

module đầu (CLK, tại, trên);

đầu vào CLK, tại;

reg [04:00] count = -12;

đầu ra ngoài;phân công ra = count [4];luôn luôn @ (posedge CLK)

đếm <= tại?
-12: Count count [4];

endmodule

 

[echo47]

Nếu 'trong' là không đồng bộ với 'CLK', sau đó ví dụ truy cập của tôi có thể hoạt động sai lệch do sự thiết lập / giữ vi phạm của flip-flops truy cập.Một trong những biện pháp khắc phục đơn giản sẽ vượt qua 'trong' thông qua một tốc độ D-flop.Tuy nhiên, đó sẽ làm tăng độ trễ của 'trong' đầu vào, do đó bạn có thể cần phải sửa đổi các dự án tổng thể để thích ứng với sự chậm trễ thêm.