trong trường hợp những gì chúng ta xem xét trong thời gian giữ vi phạm

[kil]

hi alll,

trong khi tính toán khoảng thời gian đồng hồ của deign chúng tôi sẽ cosnider thời gian thiết lập t và đồng hồ thời gian trì hoãn sản lượng và sự chậm trễ combinatioanl nhưng tại sao chúng tôi không xem xét trong thời gian giữ trong tính toán cho khoảng thời gian của một mạch.

những gì hiện thời gian này giữ tham chiếu và những gì signficance của nó trong thiết kế của circits tuần tự.

nơi chính xác chúng tôi cosnider thời gian giữ vi phạm .....................................cảm ơn,
kil

 

[pandit_vlsi]

hi kil.
yes u có quyền giữ thời gian không được sử dụng trong tính toán của Thời kỳ của đồng hồ.
nhưng thời gian Giữ signifies "nhanh như thế nào các dữ liệu đưa ra là đạt chụp f / f tại cạnh cùng đồng hồ tung ra" mà trực tiếp ảnh hưởng đến các tiểu bang tiếp theo của chụp f / f.

Pandit

 

[leeenghan]

Hi pandit_vlsi,

Khi không giữ, chip không hoạt động trong bất kỳ tần số (ngay cả 1Hz).

Ví dụ.

Hai flip-flops A và B. (Q của A) kết nối trực tiếp đến (D của B).Giả sử nội dung của FF là 1, FF của B là 0.Cũng giả định đầu vào của A tức là D () là 0.

Khi một đồng hồ đang hoạt động đến nơi, đúng giá trị của A nên được 0, và B phải được 1.

Bây giờ, giả sử thời gian giữ là vi phạm.Các đơn giản này có thể xảy ra là đồng hồ của flop-flip A là nhanh hơn thì đồng hồ của flip-flop B. Trong trường hợp này, nội dung của flop-flip A là cập nhật với những giá trị mới đầu tiên (tức là nội dung của flop flip-A thay đổi 1-0).Bây giờ, giá trị này mới về "0" là sẽ tuyên truyền để các đầu vào của flip-flop B. Nếu giá trị này mới đạt được D B flip-flop đồng hồ trước khi đạt đến B, sau đó có một hành vi vi phạm giữ.Trong trường hợp này, giá trị của FF A là 0 (chính xác) và giá trị của FF B là 0 (sai).

Kính trọng,
Eng Han
www.eda-utilities.com

 

[spauls]

Bạn có thể đặt một bộ đệm giữa q của 1 flop và d flop thứ hai.nó sẽ tiết kiệm thời gian sau đó.

 

[love2read]

gây ra đồng hồ skew giữ hành vi vi phạm xảy ra thời gian để