Trợ giúp Yêu cầu - Xilinx Spartan 3 Kit

[adilsaleem]

Có thể ai đó xin vui lòng tìm ra những gì có thể có thể là sai với mã? Tôi biên soạn và tổng hợp nó trong Xilinx 6,1 cho Spartan 3 kit, sau khi tổng hợp nó cho thấy tất cả các I / O trong sơ đồ RTL. Nhưng khi tôi cố gắng để bản đồ nó trên FPGA bằng cách sử dụng UCF. file nó không nhận biết đầu vào và cung cấp cho báo lỗi

 

[echo47]

thông báo lỗi là gì? Có gì trong tập tin UCF của bạn? Chúng tôi có thể cần phải xem các tập tin HDL của bạn quá. Nếu bạn không sử dụng một tập tin UCF, điều đó hoàn toàn không có thông báo lỗi? Bạn có thể xây dựng thành công các dự án khác, hoặc là dự án đầu tiên của bạn?

 

[adilsaleem]

Đây không phải là dự án đầu tiên của tôi, tôi đã được sử dụng nó cho khá trong một. Các. UCF file cho lỗi "không có net (s) hàng" cho các đường nơi mà tôi đã xác định các yếu tố đầu vào. Tôi nghĩ rằng. File vhd không được phép tải lên ở đây. Tôi sẽ cố gắng để gửi cho bạn.

 

[echo47]

Hãy cố gắng tìm ra những gì khác biệt giữa các dự án trước thành công của bạn và dự án hiện tại phiền hà của bạn. Tôi là một chàng trai Verilog, vì vậy tôi có thể có vấn đề khi dùng VHDL của bạn. Tuy nhiên, người khác có lẽ có thể giúp bạn. Nếu VHDL của bạn và UCF là rất ngắn, bạn có thể dán chúng vào tin nhắn của bạn với "mã" thẻ để làm cho nó dễ đọc hơn. Hoặc bạn có thể zip lên một vài tập tin nhỏ và đính kèm thư.

 

[adilsaleem]

ở đây là tập tin mã cho này

 

[echo47]

adilsaleem Hi, tôi không có vấn đề tổng hợp VHDL của bạn và các tập tin UCF. Tất cả các bạn các bài tập UCF pin làm việc tốt. Có thể cài đặt ISE dự án của bạn là không chính xác, hoặc có thể bạn có một phiên bản vỡ của ISE. Tôi đang sử dụng ISE 8.1.03i. Tôi lựa chọn thiết bị mục tiêu 3s200-4-ft256. Bạn cần phải chỉ định một số pin để 'clk.

 

[comsians]

Hãy thử trong ISE 8 phiên bản

 

[agent_009]

hoặc phiên bản 8,1 ISE