Trợ giúp tôi biết về cadence ldv v3.0!

W

wolfkin

Guest
Khi tôi chạy nó, tôi không thể thêm bất kỳ tín hiệu để waveform cửa sổ.
Hoạt động sau đây:
một: 1.Chạy "Affirma khởi chạy công cụ".
2.Chọn "Verilog", "Verilog-XL Desktop", "Đồ hoạ" để tạo một phiên.
3.Thêm một tập tin verilog "Test.v" và chọn nó.
4.Bấm vào "VerilogXL Desktop" nút để chạy các Verilog-XL.
5.Chọn tín hiệu, và bấm nút ot bên phải cửa sổ pop-up menu.
6.Bấm vào "Wave truy".xuất hiện một tin nhắn "" Không có tập tin hoặc trực tiếp-WeiLong_288 "và không có gì trong cửa sổ waveform.
b: 1.execute: verilog gui Test.v.
2.Chọn tín hiệu, và bấm nút ot bên phải cửa sổ pop-up menu.
3.Bấm vào "Wave truy".xuất hiện một tin nhắn "" Không có tập tin hoặc trực tiếp-WeiLong_288 "và không có gì trong cửa sổ waveform.

Việc cấp giấy phép cho ldv v3.3.Tôi nghĩ rằng nó không phải là matcing hoặc tôi đã không phải cài đặt nó.
Ai có giấy phép cho ldv v3.0, Pleace làm theo một bản sao cho tôi, tôi sẽ đánh giá cao treatly giúp đỡ kịp thời của bạn.

 
Kính gửi sbob:
Cảm ơn bạn đã kịp thời giúp đỡ!
Tôi áp dụng giấy phép, nhưng xuất hiện cùng một vấn đề.Bạn có thể cho tôi biết làm thế nào tôi cài đặt giấy phép, các nền tảng là cửa sổ năm 2000.

 
Hi Long Yan,

Bạn nên thiết lập môi trường biến LM_LICENSE_FILE để trỏ đến vị trí của tập tin bạn cho phép tôi được đăng sớm hơn.Có thể bạn có một vấn đề.Các verilog-xl simulator sẽ không bắt đầu nếu bạn đã có vấn đề về cấp giấy phép.Bạn có một người dùng mới của verilog simulators?Sau khi đọc bài đầu tiên của bạn một lần nữa tôi tự hỏi, nếu bạn đang tạo một tập tin với các biến của bạn test.v mô phỏng.Có lẽ bạn có thể đăng bài của bạn test.v mã.

Cảm ơn,
sbob

 
Hi Long Yan,

Các bạn đã thử bằng cách sử dụng ncverilog và signalscan?Đây cũng được bao gồm trong LDV 3,0 và chúng tôi tìm thấy nhiều hơn bằng cách sử dụng verilog-xl (verilog gui).

sbob

 
Hi sbob,
Cảm ơn bạn rất nhiều!
Tôi
là một kỹ sư thiết kế IC logic, và có 2 năm kinh nghiệm.Tôi sau khi thiết kế một DSP 16-bit và 32-bit CPU.
Tôi làm việc ở phía trước cuối,
thiết kế các công cụ bao gồm modelsim, fpga compiler
vv Ihaven't áp dụng verilog-xl hay ncverilog.Tôi muốn tìm hiểu nó và áp dụng nó sau.Trong khu vực này, tôi
là người mới bắt đầu học!Vì vậy, tôi hy vọng được giúp đỡ của bạn.Nếu việc đào tạo
của dự án là các mã nguồn sau đây, Xin vui lòng cho tôi biết làm thế nào tôi thay đổi và mô phỏng nó trong verilog-xl.

mô-đun Tain_Adder_8 ();

reg [7:0] A, B;
reg ci;
wire [7:0] D;
dây đồng;

chỉ định (Cơ, D = () 1'b0, A ) (1'b0, B) (1'b0, Ci);

luôn luôn
# 10 (A, B, Ci) <= $ ngẫu nhiên;

endmodule

 
Tôi thường chỉ sử dụng công cụ này trong chế độ command-line, nhưng thông thường, bạn cần phải bao gồm một số loại compiler vào tín hiệu nó để biến một tập tin.Thông thường, tôi sử dụng cái gì như thế này:

ban đầu
bắt đầu
$ shm_open ( "Sim");
$ shm_probe ( "AC");
...
$ shm_close;
cuối

tại một số các trường hợp, bạn có thể sử dụng $ recordvars chỉ thị, nhưng tôi nghĩ rằng chỉ thị không được hỗ trợ trên cửa sổ.
strut911

 
Chào,

Sau đây cũng sẽ tạo ra các biến cho tất cả các tập tin trong các tín hiệu bạn
đang thiết kế:đầu tiên bắt đầu
$ dumpfile ( "test.dmp");
$ dumpvars;
$ dumpon;
cuối

sbob

 
Chào,

Sau đây cũng sẽ tạo ra các biến cho tất cả các tập tin trong các tín hiệu bạn
đang thiết kế:đầu tiên bắt đầu
$ dumpfile ( "test.dmp");
$ dumpvars;
$ dumpon;
cuối

sbob

 
Xin chào,
Nếu bạn ldv chạy trên Windows, bạn chỉ nhấp chuột vào / waves.shm / waves.trn để mở waveform, và nếu bạn ldv chạy trên Linux, bạn có thể gõ "signalscan &" và xem waveform.
Và sau đó LDV4.0 là tốt nhất cho cửa sổ và LDV5.0 là tốt nhất cho Linux
Vĩnh

 
xác minh của bạn. sinenv, ghi đè biến swave = $ path / swave.

 
hello tất cả,
làm bạn có LDV5.0 Lic *** s * E tập tin cho Linux
cảm ơn

 
Tôi tháng năm thử.Sau đó, gửi nó tới u.U có thể gửi một bản mẫu cho linix?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top