Trợ giúp cho việc thực hiện bộ cộng song song

[platopathrose]

bạn bè hai, tôi mới để thiết kế này fpga và tất cả các. tôi đang làm một bộ cộng tại x = z + a1 + a2 + a3 + a4, nó được tham gia một sự chậm trễ hơn, tôi nghĩ rằng thực hiện một bộ cộng loại cây, như a12 = a1 + a2; A34 = a3 + a4 ; x = z + a12 + A34, điều này sẽ làm việc .. hay tôi nên sử dụng một số thông số clocking? .. hy vọng các ý kiến ​​đóng góp của bạn

 

[brahma]

Có nó sẽ làm việc. Tuy nhiên, trì hoãn việc tăng tỷ lệ tương ứng với số lượng các cấp trong biến số của chi nhánh cổng, như thể hiện trong biểu đồ .. Có rất nhiều cách bạn có thể thực hiện một bộ cộng .. một nửa bộ cộng, bộ cộng đầy đủ, nhưng nếu sự chậm trễ nên được ít Carry nhìn về phía trước bộ cộng "sẽ là sự lựa chọn tốt nhất và đơn giản sẽ thêm n bit hệ thống đầu vào m một cách hiệu quả bằng cách tạo ra thực hiện trước khi nó thực sự tạo ra bởi các bộ cộng bình thường. Vì nó là tạo ra các thực hiện trước, thứ n bộ cộng không cần phải chờ đợi cho n-1Th thực hiện, do đó, hệ thống sẽ được nhanh chóng .. [/Img]

 

[FvM]

Xin chào, về cơ bản các trình biên dịch HDL sẽ có thể tìm thấy cấu trúc thích hợp cho bộ cộng của bạn. Ở một mức độ phức tạp, một thiết kế pipelined có thể là cần thiết. Tuy nhiên, nó phụ thuộc mạnh mẽ vào tốc độ hoạt động necssary tương ứng hạn chế thời gian cho tín hiệu đầu vào và đầu ra. Kính trọng, Frank

 

[platopathrose]

cảm ơn rất nhiều cho lời khuyên của bạn ... tôi đang cố gắng để đi trước với điều này ...-... nếu u có bất cứ ý kiến ​​hơn nữa .. plz cho tôi biết về ... Khoảng đất