Trợ giúp các dự án với ASIC

[bobjee]

Hi All,

Tôi cần phải thiết kế một dự án suy nghi cho một khóa học.Khóa học cần có một thiết kế dự án mà đòi hỏi phải verilog.Verilog Các mã được synthesized bằng cách sử dụng cadence.Có thể một số đề nghị cho tôi một trong những dự án tốt hay một số ý tưởng mà tôi có thể thiết kế các spec trên.

Cảm ơn bạn

 

[ljxpjpjljx]

có bao nhiêu kích thước hiện thiết kế của bạn cần?

 

[bobjee]

Chào,

Dự án phải là một khóa học của dự án.Nó phải mất 8 đến 10 tuần để hoàn thành dự án.

Nó sẽ là tuyệt vời nếu dự án ý tưởng có thể hữu ích cho các ứng dụng thời gian thực.

Cảm ơn bạn

 

[pgbackup]

Kiểm tra opencores.org.Rất nhiều các lõi có synthesizable.

Một dự án có thể được hỗ trợ một ALU IEEE-754 adder / phụ, mult, div

 

[bobjee]

Chào,

Tôi đã kiểm tra opencores.org.Tôi đã tìm thấy một số dự án thú vị hơn ở đó.Nhưng tôi không nghĩ rằng họ có thể được sử dụng như là một khóa học của dự án.Một số có thể giúp tôi ra một vài chi tiết với các ý tưởng.

Cảm ơn bạn

 

[pini_1]

USB tốc độ cuối cùng của dự án đề xuất
http://bknpk.no-ip.biz/usb_invitation_for_final_pj.html