C
cafukarfoo
Guest
Xin chào Sir / Madam,
Bất cứ ai có thể chỉ cho tôi cách làm kịch bản mô phỏng bằng cách sử dụng ncsim Cadence và tổng hợp bằng cách sử dụng synopsys DC cho rtl dưới đây trong đó bao gồm một gói?
Cảm ơn bạn.
Thư viện IEEE;
IEEE.std_logic_1164.all sử dụng;
IEEE.std_logic_arith.all sử dụng;
IEEE.std_logic_unsigned.all sử dụng;
RecordTypes gói là
R1_type là loại kỷ lục
L: số nguyên phạm vi 0 downto 7;
J: std_logic;
kết thúc hồ sơ;
RecordTypes kết thúc;
Thư viện IEEE;
IEEE.std_logic_1164.all sử dụng;
IEEE.std_logic_arith.all sử dụng;
IEEE.std_logic_unsigned.all sử dụng;
work.RecordTypes.all sử dụng;
thực thể là hồ sơ
cổng (A1, A2: trong std_logic;
B1, B2: số nguyên phạm vi 0-7;
Y: ra R1_type);
thực thể kết thúc hồ sơ;
kiến trúc RTL của hồ sơ là
tín hiệu M: R1_type;
bắt đầu - RTL
p_test: quá trình (A1, A2, B1, B2, C)
bắt đầu - p_test quá trình
ML <= B1 B2;
MJ <= A1 và A2;
kết thúc quá trình p_test;RTL kết thúc;
Bất cứ ai có thể chỉ cho tôi cách làm kịch bản mô phỏng bằng cách sử dụng ncsim Cadence và tổng hợp bằng cách sử dụng synopsys DC cho rtl dưới đây trong đó bao gồm một gói?
Cảm ơn bạn.
Thư viện IEEE;
IEEE.std_logic_1164.all sử dụng;
IEEE.std_logic_arith.all sử dụng;
IEEE.std_logic_unsigned.all sử dụng;
RecordTypes gói là
R1_type là loại kỷ lục
L: số nguyên phạm vi 0 downto 7;
J: std_logic;
kết thúc hồ sơ;
RecordTypes kết thúc;
Thư viện IEEE;
IEEE.std_logic_1164.all sử dụng;
IEEE.std_logic_arith.all sử dụng;
IEEE.std_logic_unsigned.all sử dụng;
work.RecordTypes.all sử dụng;
thực thể là hồ sơ
cổng (A1, A2: trong std_logic;
B1, B2: số nguyên phạm vi 0-7;
Y: ra R1_type);
thực thể kết thúc hồ sơ;
kiến trúc RTL của hồ sơ là
tín hiệu M: R1_type;
bắt đầu - RTL
p_test: quá trình (A1, A2, B1, B2, C)
bắt đầu - p_test quá trình
ML <= B1 B2;
MJ <= A1 và A2;
kết thúc quá trình p_test;RTL kết thúc;