M
munchies
Guest
Tôi đang sử dụng VHDL và tôi muốn giới thiệu một sự chậm trễ trước khi giao hai tín hiệu là như nhau. Suy nghĩ của tôi là một chuyển đổi, chuyển từ tất cả các số không hoặc null vào dây Tôi muốn để có những tín hiệu từ sau khi x số lượng của clk_cycles. Đây có phải là có thể? Vấn đề của tôi là thiết kế của tôi là xuất dữ liệu rác trước khi tất cả các dữ liệu chính xác truyền qua nó đầy đủ, tôi muốn giao cho đầu ra để không hoặc vô giá trị cho đến khi sự chậm trễ tuyên truyền là hoàn tất. Đây có phải là có thể? Cảm ơn bạn cho bất kỳ sự trợ giúp hoặc thảo luận.