thiết lập đầu vào sự chậm trễ và chậm trễ đầu ra thiết lập

[p.sivakumar]

Hi, những gì là thiết lập sự chậm trễ đầu vào? và những gì được đưa chậm trễ? 2) Tại sao chúng ta đang đưa ra đầu vào thiết lập Dealy và thiết lập các giá trị đầu ra chậm trễ trong các tập tin (synopsys thiết kế hạn chế) SDC với điều này nếu bạn phân tích thời gian thì những gì happend? Thanks Sivakumar

 

[silencer3]

sự chậm trễ đầu vào và đầu ra chậm trễ hạn chế quan trọng nhất. này sẽ quyết định wthere ur ASIC có thể đáp ứng các timings của các thiết bị bên ngoài nó được kết nối. Nếu các timings không được đáp ứng, sau đó ur ASIC không thể được sử dụng với các thiết bị bên ngoài mà nó là vụ phải giao diện. thậm chí ur công trình thiết kế nội, ASIC không thể được sử dụng cho bất kỳ mục đích nào. Vì vậy, cho tất cả các giao diện u phải thiết lập các đầu vào đầu ra chậm trễ thích hợp looikng tại datasheets của các thiết bị. interfcaces đồng bộ để thiết lập này, nhưng cho các giao diện không đồng bộ, nó là ít khó khăn. xin tham khảo các diễn đàn ở đây để biết chi tiết đầy đủ.

 

[shankarmit]

hi siva, Hãy xem xét ur chip sẽ được đặt trong hội đồng quản trị .. và đầu vào đến từ khối trước (giả định một con chip) và đầu ra của bạn đi vào con chip khác .. Sau đó, nếu hoạt động này tất cả ba chip như đồng hồ cùng một ... Sau đó, từ chip trước đó, nó mất thời gian để đạt được con chip của bạn .. xem xét sự chậm trễ của miếng đệm i / o của chip trước đây và sự chậm trễ pcb ... Nếu bạn không cung cấp cho sự chậm trễ đầu vào sau đó ở đồng hồ tăng cạnh dữ liệu con chip ur excepts có mặt, nhưng do sự chậm trễ dữ liệu sẽ đến muộn .. điều này dẫn đến lỗi logic .. Nếu u cung cấp cho sự chậm trễ sau đó bạn con chip làm cho một số sự chậm trễ trong nó rằng dữ liệu đạt đến đăng ký đầu vào (không phải đầu vào pin) tại góc lên tới ... và các công trình logic bạn .. Tương tự như sản lượng pin cũng là mô-đun tiếp theo chuẩn bị .. nếu u cần chi tiết đọc các tài liệu thời gian đầu .. Kính trọng Shankar

 

[bronzefury]

Hi, Như đã đề cập bởi các áp phích trước, thiết lập những hạn chế này là một cách tốt để hiểu nếu thiết kế của bạn sẽ làm việc trong một môi trường nhất định. Sau khi tổng hợp, tất cả các nhà thiết kế sẽ cần phải làm là gửi một netlist để bố trí kỹ sư. Các kỹ sư bố trí sẽ sử dụng phần mềm lại tổng hợp lại bộ đệm thiết kế của bạn khi cần thiết để đặt vật lý logic của bạn cho đến chip.

 

[zhangpengyu]

khi thời gian thiết lập và đưa lên cao được thỏa mãn, phần cứng có thể làm việc một cách chính xác.

 

[straw]

nói chung, không có tiêu chuẩn để thiết lập sự chậm trễ đầu vào và sự chậm trễ đầu ra,

 

[spauls]

Sự chậm trễ đầu vào -> Thiết lập đầu vào sự chậm trễ trên các chân cổng đầu vào liên quan đến một tín hiệu đồng hồ. có nghĩa là thời gian cho thế giới bên ngoài. Sự chậm trễ đầu ra -> Thiết lập đầu ra chậm trễ trên các chân cổng ra liên quan đến một tín hiệu đồng hồ. có nghĩa là thời gian thực hiện bằng cách thiết kế.

 

[matthew_wang]

sự chậm trễ đầu vào - đầu ra được xác định bởi của module i / o conneced thiết bị tính năng. Bạn trước hết phải thực hiện yêu cầu của họ rõ ràng, sau đó bạn có thể bắt đầu từ một số điểm.

 

[lnc]

- Thiết lập input_delay: Chỉ định một sự chậm trễ thời gian từ một nhóm các điểm khác (có thể là tín hiệu đồng hồ) Xác định sự xuất hiện thời gian ở cổng đầu vào khi đồng hồ đến. - Set_output_delay: tín hiệu phải đến ít nhất là số lượng thời gian nhất định để xác định bởi "set_output_delay" lệnh trước khi tín hiệu đồng hồ

 

[praveen_venigalla]

Tôi đồng ý với những điều khoản trên ... Nếu bạn không biết chính xác thời gian cho tín hiệu để đi đến cổng đầu vào hoặc cổng đầu ra, chúng tôi sẽ tiếp tục giữ giá trị 60% bi quan đến thế giới bên ngoài và 40% với chip

 

[yln2k2]

Hi, Bạn có Completer câu trả lời .... Chỉ cần tôi muốn thêm vào vài aditions để các cuộc thảo luận ở trên. Đối với bất kỳ giao diện có thể được tiêu chuẩn hay giao diện cụ thể để IP, họ sẽ xác định các thông số AC tất cả các hạn chế được chiết xuất từ tham số AC. Những thông số này sẽ đảm bảo nếu bạn làm theo cùng một giao diện chip của bạn sẽ làm việc với các thiết bị exernal. do đó, nó là vấn đề lập bản đồ tham số cho AC của bạn hạn chế của bạn. Nói chung, bạn có sau đây hạn chế .... 1) set_input_delay 2) set_output_delay 3) set_load 4) set_driving_cell 1) Ngoài set_input, sự chậm trễ đầu ra còn có một hạn chế imp là tế bào lái xe và set_load (sự chậm trễ của bạn phụ thuộc vào tải (o / p chậm trễ) và tế bào lái xe ( i / p)). set_input_delay sẽ thay đổi dựa trên các tế bào và điện dung i / p của bạn ... vì vậy bạn cần phải đề cập đến ở trên tham số. tương tự cho o / p chậm trễ, bạn cần phải đề cập đến hoặc tải hoặc di động bạn sẽ lái xe. Sự chậm trễ là không tuyến tính như vậy bạn cần phải đề cập đến các thông số trên .... khi bạn đề cập đến, bạn cần phải đề cập đến CLK của bạn quá .... thêm chi tiết bạn có thể nhìn thấy bán .... Thanks & yln Kính trọng

 

[ramana_k22]

Hi, set_input_delay hạn chế được yêu cầu như một số sự chậm trễ thường tồn tại do logic đến từ khối khác. hạn chế set_output_delay là cần thiết nếu khối của chúng tôi có bất kỳ sự chậm trễ nào để chỉ ra các khối khác, các tín hiệu này vượt qua, để thiết lập hạn chế thời gian của nó. Kính trọng, Ramana