Thiết Kế trình biên dịch cảnh báo

[shravan61]

Hi, mở công cụ tầm nhìn thiết kế và đọc Verilog tập tin (ISCAS89 chuẩn mạch). Các kịch bản sau đây được chạy inorder để biên dịch read_verilog dff.v read_verilog s5378.v liên kết check_design uniquify thiết lập verilogout_no_tri đúng set_fix_multiple_port_nets-toàn-buffer_constants biên dịch change_name-hier quy tắc verilog viết định dạng Verilog-hier ra 2006.06.vg Nó cung cấp cho những lời cảnh báo thể hiện trong thông báo lỗi. Cảnh báo: "s5378" thiết kế, một pin trên submodule 'dff_172' kết nối với logic 1 hoặc logic 0. (Lint-32) Pin 'd' được kết nối với logic 1. Cảnh báo: Trong thiết kế 'po_2935' "s5378", đầu ra cổng được kết nối trực tiếp cho logic 1 '. (Lint-52) Cảnh báo: Trong thiết kế s5378, đầu ra cổng po_2636 'là kết nối trực tiếp với logic 1'. (Lint-52) Cảnh báo: Trong thiết kế "s5378", đầu ra cảng po_2634 được kết nối trực tiếp với logic 1 '. (Lint-52) Đối với một số mạch khác, tôi nhận được cảnh báo như "Một số mạng lưới không có tải (lint-1)" và "DFF có net giống như đầu vào và đầu ra (lint-33)" Lint-33 là có thể nhưng thiết kế orginial của tôi không phải là như thế này. Tôi không có ý tưởng tại sao thiết kế trình biên dịch không thay đổi điên rồ như vậy? Tôi thực sự sẽ đánh giá cao nếu một số cơ thể có thể giúp tôi với điều này? SG [/b]

 

[seu_noop]

tôi nghĩ rằng những tối ưu hóa từ design.you của bạn có thể kiểm tra netlist của bạn và kiểm tra xem cổng được gắn cao hay thấp. sau đó theo dõi quay trở lại để rtl. bạn có thể tìm thấy lý do tại sao dc tối ưu hóa các rtl.

 

[shravan61]

read_verilog dff.v read_verilog s5378.v liên kết check_design uniquify verilogout_no_tri đúng set_fix_multiple_port_nets-all-buffer_constants biên dịch change_name-hier-quy tắc verilog viết định dạng Verilog-hier ra 2006.06.vg Các lệnh ở trên giải thích bất cứ điều gì tối ưu hóa mà tôi đã làm. Tôi sử dụng các lệnh tương tự đối với một số mạch khác. Nó làm việc tốt. Nhưng tôi đang phải đối mặt với cảnh báo với các mạch ít.

 

[pgbackup]

Cảnh báo như vậy không phải là một vấn đề. Linter là chỉ cho thấy tín hiệu nào đó là vĩnh viễn kết nối với VDD / GND. Khi bạn biên dịch, thiết kế trình biên dịch sẽ tối ưu hóa chúng (được gọi là điều kiện chăm sóc không satisfiability) và loại bỏ các logic liên quan. Bạn nên chạy 'check_design' trước khi làm 'viết' để kiểm tra các vấn đề tiềm năng. Nếu có, họ cần phải được cố định trong RTL hoặc điều chỉnh các kịch bản.

 

[shravan61]

Bạn có thể xin vui lòng cho tôi một ví dụ về làm thế nào để điều chỉnh kịch bản?