Thiết kế PLL với FPGA cho một dự án năm cuối cùng!

[arbalez]

tôi muốn ý kiến của bạn trên thiết kế một giai đoạn tất cả các kỹ thuật số đã bị khóa vòng lặp. là khá dễ dàng cho một dự án năm cuối cùng? hoặc nó có giá trị là một dự án năm cuối cùng? giảng viên của tôi nói rằng nó rất dễ dàng để thiết kế như pll với fpga. và tương tự là nhiều khó khăn hơn. vì vậy tôi nên tiến hành hoặc thiết kế một cái tương tự? hãy viết thư đề nghị của bạn. TQ.

 

[arunragavan]

thiết kế của một ADPLL là kinda đơn giản .. wot u phải hiểu là các khối buildin cơ bản trong ADPLL một đầu tiên là PFD theo sau bởi một bộ lọc thông qua thấp và cuối cùng là một DOC - điều khiển kỹ thuật số dao động. Hãy thử để mô phỏng các khối u wud có được đầu ra cho ADPLL ur .. cả hai giai đoạn và tần số để khóa. Tôi có một số tài liệu trên ADPLLs .. tôi có thể tải chúng nếu cần thiết. liên quan,

 

[arbalez]

tôi nghĩ rằng tôi cần nó. bạn có thể tải lên các tập tin? bằng văn bản vhdl mã cho adpll một bận rộn? cảm ơn.

 

[arunragavan]

Vâng, đây là một tài liệu chứa các thông tin vào giai đoạn ADPLLs kỹ thuật số đã bị khoá Loops Mike DeLong 13 năm 2004 Chủ đề chủ đề cho bài báo kỹ thuật sẽ được thực hiện FPGA của kỹ thuật số theo từng giai đoạn vòng lặp bị khóa. Hy vọng điều này sẽ giúp bạn liên quan,