thiết kế kỹ thuật số câu hỏi ..

[sp3]

Hi all,

Tôi có một câu hỏi thiết kế kỹ thuật số ở đây ..Vui lòng xem file đính kèm các ..

Tôi có đầu vào cho dff là D. sau đó nhập này là XORed với Q (sản lượng của dff).Sản lượng XOR là thông qua một mạch unkown vì vậy mà tôi nhận được D. nhập ban đầu hàng bất cứ người nào của kẻ xin vui lòng cho tôi những mạch unkown ở đây là gì??

Cảm ơn,
sp3
Xin lỗi, nhưng bạn cần phải đăng nhập để xem tập tin đính kèm này

 

[shweta_eda]

đơn giản chỉ xoring sẽ cho đầu vào trước ............ isntit
các ckt sẽ được xor cửa khẩu ........

 

[sp3]

Hi shweta_eda,

Nhưng đó là tiền phạt cho một .. logic ComboỞ đây chúng tôi có một D-FF, cho mẫu đầu ra.Vì vậy, để tôi chăm sóc này?

Cảm ơn,
sp3

 

[dipakg]

Hi Sp3,

Tôi không rõ ckt của bạn là D-FF thì bạn phải xem xét, sẽ có sự chậm trễ của 2 clks, sau đó bạn sẽ nhận được D có giá trị như là đầu ra cuối cùng của bạn.Tôi gắn sơ đồ ckt.

Kính trọng,
Dipak<img src="http://images.elektroda.net/54_1214026133_thumb.jpg" border="0" alt="Digital design question.." title="Thiết kế kỹ thuật số câu hỏi .."/>

 

[nand_gates]

Ở đây các FF D và cửa khẩu xor sẽ hoạt động như máy dò cạnh của D đầu vào.Nếu có sự thay đổi
trên D đầu vào mạch sẽ sản xuất một xung chu kỳ một.Để có được đầu vào D một lần nữa bản gốc
chỉ cần kết nối đầu ra từ XOR để FF T.

 

[dipakg]

Hi nand_gates,

Tôi đã không nhận được bạn thực sự.Sẽ không phải T-FF sẽ cho sản lượng luôn luôn là 1?Bởi vì đầu ra XOR sẽ luôn luôn được 0 (D và Q được giống nhau).Xin vui lòng cho tôi biết nếu tôi sai?

Cảm ơn,
Dipak

 

[nand_gates]

Đây là mã Verilog ...Nhìn thấy nó ur tự.

/ / D FF và mạch cổng XOR cạnh soi
Mã số:

module edge_detect (

/ / Đầu ra

d_event,

/ / Đầu vào

CLK, reset_n, d

);

đầu vào CLK, reset_n, d;

sản lượng d_event;

reg q;

gán d_event = d ^ q;

luôn luôn @ CLK posedge (hoặc reset_n negedge)

if (! reset_n)

q <= 0;

khác

q <= d;endmodule / / edge_detect