Thời gian hạn chế trong tổng hợp

[nlulani]

Hi tất cả, tôi đang làm việc Xilinx của công cụ ISE 6.1, tôi có mã VHDL mô phỏng khác nhau bằng cách sử dụng mô phỏng ModelSim và Aldec. Tôi đã tổng hợp thành công quá với ISE, nhưng tôi không biết về thời gian hạn chế , ai có thể giới thiệu cho tôi hướng dẫn về nó và các điều khoản liên quan như: đồng hồ để pad và pad để thiết lập. Nhờ trước Nitin [/b]

 

[fakeha_s]

từ trang web của Xilinx, bạn có thể nhận được các tài liệu có liên quan pdf

 

[nlulani]

hi fakeha_s, Nhưng nó đã không giúp tôi hiểu ở đâu, tại sao và làm thế nào tôi nên xác định hạn chế thời gian. bạn có thể gửi cho tôi một liên kết từ nơi mà tôi có thể nhận được abt nó cảm ơn và kính chào, Nitin

 

[echo47]

Bạn đã đọc hướng dẫn hạn chế? Đó là tập tin PDF trong thư mục tài liệu của bạn ISE. Chương: Các loại ràng buộc. Mục: Thời gian hạn chế.

 

[soccer]

hạn chế thời gian là rất quan trọng để tổng hợp. bạn có thể refere những cuốn sách của "thời gian" để xem chi tiết.

 

[nlulani]

Bạn có thể gợi ý cho tôi tên của những cuốn sách hoặc tham khảo bất kỳ nếu availble để tải về từ nhờ eda