Thời gian hạn chế tại miền thời gian qua

[nitin2]

Hi, Trong thiết kế của tôi, tôi có ba khối A, B, và C. A được ở tốc độ 500 MHz và vì vậy kết quả đầu ra cũng ở mức 500 MHz. B được tốc độ 320 MHz và phân chia đồng hồ đầu vào cho 5 đồng hồ MHz. Khối C được tốc độ của đồng hồ được chia (ví dụ, 5 MHz) được tạo ra bởi khối B nhưng các yếu tố đầu vào để C từ A ở 500 MHz. MHz 320 và 500 MHz là không đồng bộ với nhau và do đó Mhz 5 cũng không được đồng bộ hóa với 500 MHz. Vì vậy, để làm cho đồng hồ cho C đồng bộ hóa với các dữ liệu cho C, tôi đã thêm hai trở lại trở lại lật flops ở tốc độ 500 MHz để đồng bộ hóa đồng hồ MHz 5 với nó. Flip flops cư trú bên trong khối B. Trong khi viết những hạn chế thời gian tôi đã tạo ra một chiếc đồng hồ lái xe khối C (5 MHz), mà là trong lĩnh vực tương tự như của 500 MHz. Nhưng vấn đề là khi tôi sử dụng đồng hồ được tạo ra, tôi không thể xác định các tế bào lái xe kể từ khi nút đó là một pin nội bộ và không phải là một cổng - thiết kế tổng hợp đã có pin lái xe 24 lật thất bại của khối C mà không có đệm bất kỳ. Ngay cả thiết lập tối đa fan hâm mộ cho việc thiết kế đến 10 không giúp đỡ trong trường hợp này như một công cụ xử lý pin đồng hồ được tạo ra như là lý tưởng. Xin vui lòng cho thấy làm thế nào tôi nên viết các hạn chế thời gian cho đồng hồ này. Cảm ơn

 

[lostinxlation]

Tôi là một chút bối rối với câu hỏi của bạn ... Đồng hồ định nghĩa, miền qua, fanout vv. trộn lẫn với nhau, và tôi không chắc chắn nếu tôi có ngay câu hỏi của bạn, nhưng bạn hỏi làm thế nào để xác định đồng hồ mỗi lần 5Mhz? nếu bạn đang yêu cầu làm thế nào để xác định các đồng hồ trong trường hợp này cụ thể, Khởi tạo một bộ đệm trên đầu ra của flop tạo ra một đồng hồ mỗi lần 5Mhz, và thiết lập dont_touch trên bộ đệm này. Bộ đệm này vẫn còn ở đó trong suốt tổng hợp và bạn có thể tạo ra một chiếc đồng hồ này đệm đầu ra. Tôi thường không khuyên bạn nên để tạo ra / tạo ra một chiếc đồng hồ trên cổng module kể từ khi ranh giới mô-đun có thể được gỡ bỏ bởi các công cụ phụ trợ và bạn có thể phải xác định lại đồng hồ cho Cố vấn kỹ thuật sau khi thiết kế vật lý. 320MHz -> lần mỗi lần 5Mhz là chia cho 64.

 reg [4:00] count; luôn luôn @ (posedge 320m_clk) bắt đầu đếm

 

[nitin2]

Lostinxlation Hi, Cảm ơn bạn đã trả lời của bạn. 5 MHz đồng hồ được tạo ra bởi đầu ra của thất bại. Nhưng bạn đã thực hiện một điểm tốt bằng cách gợi ý để sử dụng bộ đệm với dont_touch bộ. Sẽ công việc thiết kế sau đây: Khối A (CK @ 500 MHz) -> buff1 -> buff2 -> dữ liệu cho khối C ngăn (320-5 mhz) -> flipflop1 (CK @ 500 MHz) -> flipflop2 (CK @ 500 mhz ) -> buff1 -> buff2 -> CK của khối C flipflop1 và flipflop2 để đồng bộ hóa. thiết lập dont_touch cho bộ đệm trên (buff1 và buff2 thêm vào sau khi khối A cũng như để phù hợp với sự chậm trễ thời gian cho đồng hồ). Có là một trong những vấn đề về mà tôi không chắc chắn làm thế nào để đối phó với. Thời gian xuất hiện của các CK tại cảng đồng hồ của khối C không phải là rất tốt được định nghĩa là lý tưởng nên là 500MHz đồng hồ sau đó một flipflop chậm trễ, sau đó hai bộ đệm chậm trễ. Nhưng khi tôi sử dụng đồng hồ tạo ra nó sẽ trở thành một đồng hồ lý tưởng tại cảng đồng hồ.

 

[lostinxlation]

Block A (CK @ 500 MHz) -> buff1 -> buff2 -> dữ liệu cho khối C ngăn (320-5 mhz) -> flipflop1 (CK @ 500 MHz) -> flipflop2 (CK @ 500 mhz) -> buff1 -> buff2 -> CK của khối C

Ok, thời gian của dữ liệu cho khối C ở trên phải được kiểm tra đối với CK của khối C ở trên. Được rằng những gì bạn đang cố gắng? Điều tốt nhất bạn có thể làm là create_clock-giai đoạn 2 500Mhz_clock_source create_generated_clock-divide_by 100 nguồn 500Mhz_clock_source flipflop2 / Q 320Mhz lần mỗi lần 5Mhz -> flipflop1 -> con đường flipflop2 không đồng bộ với 500Mhz bởi vì bạn không thể dự đoán khi các Toggles đồng hồ mỗi lần 5Mhz đối với 500Mhz đồng hồ trừ khi đồng hồ 320MHz và 500Mhz cổ phiếu nguồn đồng hồ cùng một lúc PLL hoặc pin bên ngoài. Nói cách khác, không có mối quan hệ thời gian giữa các dữ liệu cho khối C "và đồng hồ mỗi lần 5Mhz.

 

[nitin2]

320Mhz đến lần mỗi lần 5Mhz -> flipflop1 -> con đường flipflop2 không đồng bộ với 500Mhz bởi vì bạn không thể dự đoán khi lần mỗi lần 5Mhz đồng hồ các Toggles với 500Mhz đồng hồ trừ khi đồng hồ 320MHz và 500Mhz cổ phần nguồn đồng hồ cùng một lúc PLL hoặc pin bên ngoài. Nói cách khác, không có mối quan hệ thời gian giữa các dữ liệu cho khối C "và đồng hồ mỗi lần 5Mhz

Trong 320Mhz để 5Mhz -> flipflop1 -> flipflop2 con đường, kể từ khi flipflops được tốc độ mỗi khoảng thời gian 1/500mhz, thay đổi ouput của họ sau khi 1 Ck-to-Q của flip flop sau khi tăng cạnh 500MHz. Do đó cạnh lên của đồng hồ 5MHz luôn luôn là 1 CK-to-Q chậm trễ sau khi tăng cạnh đồng hồ 500 MHz. Nhưng trải qua sự chậm trễ bổ sung do tải của các bộ đệm và cổng đồng hồ lái xe mà không được chọn. Thêm bộ đệm dữ liệu đường dẫn 500 mhz là một cân bằng thô giữa các đường dẫn dữ liệu và con đường sự chậm trễ đồng hồ. BTW tôi không quan tâm nếu một số mẫu 500 MHz dữ liệu di chuyển bởi một hoặc hai thời kỳ đồng hồ là 500 MHz dữ liệu được lấy mẫu chính xác của đồng hồ 5 MHz (w / o được lấy mẫu tại ngay lập tức siêu bền).

 

[lostinxlation]

BTW Tôi không quan tâm nếu một số mẫu 500 MHz dữ liệu di chuyển bởi một hoặc hai thời kỳ đồng hồ là 500 MHz dữ liệu được lấy mẫu chính xác của đồng hồ 5 MHz (w / o được lấy mẫu tại ngay lập tức siêu bền)

Sau đó, định nghĩa đồng hồ tôi hoạt động tốt.