testbench

[andrew257]

nếu tôi thực hiện một bàn kiểm tra và nhanh chóng một i-đun đầu tôi không nhận được bất kỳ sự thay đổi trong waveforms.Họ ở lại để tất cả những gì họ đang được khởi tạo vào.

module đầu của tôi có ba module instantiated vào nó.Điều đó có nghĩa là ngồi ghế thử nghiệm của tôi nhu cầu của tất cả các mô-đun phụ ba cho nó để làm việc.i được ấn tượng dưới sự chỉ module đầu cần được bao gồm trong testbench.

tất cả các mô-đun phụ mô phỏng và làm việc như thiết kế.Chỉ khi tôi mang lại cho họ với nhau thành một trong những mô-đun i cant nhận được bất cứ điều gì để thay đổi.

 

[echo47]

Tôi giả sử bạn đang đề cập đến VHDL hoặc Verilog.

Cách tiếp cận của bạn âm thanh tốt.Tôi thường chỉ nhanh chóng module đầu vào ghế thử nghiệm của tôi.
Bạn có thể có một lỗi nhỏ đó là gây ra một sự cố.Nếu bạn cần trợ giúp gỡ lỗi nó, hiển thị chúng tôi mã.

 

[Tom2]

Có phải là possiple để cho một ví dụ tạo testbench trong VHDL sử dụng cho vòng lặp??

 

[hairo]

chào,

đây là cho vòng lặp bằng cách sử dụng Verilog.u hy vọng có được hoe ý tưởng để làm điều này là VHDL.

-------------------------------------------------- --------------
module mux41nonblockTB_v;

/ / Đầu vào
reg [01:00] sel;
reg [03:00] một;

/ / Đầu ra
dây b;

/ / Nhanh chóng các đơn vị Dưới Test (Uut)
mux41nonblock Uut (
sel (sel).,
a (. a),
b (. b)
);

số nguyên i, j;
ban đầu bắt đầu
/ / Khởi đầu vào
a = 4'd0;
sel = 2'd0;

for (i = 0; i <16; i = i 1)
for (i = 0; j <4; j = j 1)
bắt đầu
a = i;
sel = j;
# 50;
$ display ( "thời gian t% =, input =% b, chọn =% b, sản lượng thời gian =% b", $, một, sel, b);
cuối
cuối

endmodule
-------------------------------------------------- ----------------------------

kính trọng,
hairo

 

[Nikolai]

Nếu bạn đang sử dụng Xilinx ISE (hoặc bất kỳ khác cho rằng vấn đề), dự án có thể chỉ chứa các phân hệ cấp cao nhất.mặc dù không có lỗi trong quá trình biên dịch, simulaiton là không thỏa đáng.Hãy chắc chắn u tự thêm phụ module trong thiết kế.tức là nhấp chuột phải và thêm tập tin.

và có, testbench sẽ được liên kết với các phân hệ cấp cao nhất.

 

[sanchu]

Chỉ instantiating đầu phân hệ sẽ làm gì.Không cần phải có submodules trong testbench của bạn.