TASK - Verilog

[hariharan4000]

Chào
những gì là 'nhiệm vụ' trong Verilog.
R họ chỉ được dùng cho các băng ghế thử nghiệm hoặc có thể được sử dụng trong các thiết kế?
plz giải thích với mã Verilog đơn giản, ví dụ như ..một máy phát điện đồng hồ đơn giản hoặc đồng bộ d-flipflop.kính trọng
Hari

 

[Sathish]

hi Hariharan,
Một nhiệm vụ trong Verilog được sử dụng để viết tiểu thường lệ trong một module.Dưới đây là một ví dụ mã đó thực hiện 3 truy cập chút,

mô-đun truy cập (c, CLK);
sản lượng reg c [00:03];
CLK đầu vào;
c [00:03] <= 3'b000;
count (c);
cuối

c nhiệm vụ;
InOut c [00:03];
bắt đầu
c = c 1;
cuối
endtask
endmodule

tôi đã không mô phỏng nó.có thể có một số lỗi.Nhưng ví dụ này có thể cung cấp cho bạn một ý tưởng rõ ràng của việc sử dụng 'TASK'.

là liên quan
sathish kumar

 

[moh_monem43]

Tôi nghĩ rằng bộ này là hữu ích cho bạn
http://www.sutherland-hdl.com/on-line_ref_guide/vlog_ref_top.html

 

[sheik_vb]

Hi hari,
Công việc chỉ được sử dụng trong testbench.Nhưng các chức năng có thể sử dụng trong thiết kế.

 

[Haytham]

Chào
Nhiệm vụ là không bao giờ được sử dụng trong thiết kế
Pnly được sử dụng trong TBS