Tổng kết trong Verilog HDL --- khẩn cấp

[param]

hi, tôi phải tìm ra tổng kết của một chuỗi các dữ liệu ... ví dụ, tôi đã luôn luôn @ (posedge CLK) bắt đầu (Cntrl == 1'b0) bắt đầu reg1 = 16'b0000000000000000; reg2 = 16'b0000000000000000; sản phẩm = 16'b0000000000000000, kết thúc khác sản phẩm

 

[gliss]

Lưu trữ kết quả của sản phẩm vào sổ đăng ký (bộ nhớ) sau đó thêm vào một chu kỳ đồng hồ khác nhau.

 

[sree205]

hi, câu trả lời trong các phương pháp thiết kế ASIC. một vấn đề của việc sử dụng adders để thực hiện được. dựa trên không. bit đầu vào đầu vào cung cấp, tìm thấy các bit tối đa sản lượng mà sẽ cho kết quả nếu được thêm vào và cố gắng thực hiện rtl đó.