tần số nhân

[Anil Rana]

hi all
Điều gì mạch hoặc methdology được sử dụng cho hệ số tần số? Chúng tôi biết về divider tần số mà dùng phương pháp như quầy để chia multilpier freqency frequecy.how thực hiện trong chip như FPGAs?

 

[IanP]

Phương pháp tốt nhất của nhân tần số được dựa trên PLL.
Tại đây bạn có một liên kết để "PLL trong Cyclone II FPGA:
http://www.altera.com/products/devices/cyclone2/features/cy2-pll_features.html
http://www.altera.com/support/devices/pll_clock/basics/pll-basics.html
Kính trọng,
IanP

 

[Kaiser]

- Serial Sô Nhân Module --

module mult (CLK, tải, ain, bin, eb, được thực hiện);

đầu vào CLK, nạp; / / đồng hồ và tải / bắt đầu tín hiệu
input [31:0] ain, bin;
/ / Thầu và số bị nhơn của bit n
output [63:0] eb; / / sản phẩm của 2n bit
sản lượng thực hiện; / / sản phẩm đã sẵn sàng tín hiệu

reg [31:0] một; / / giữ bản sao của số bị nhơn
reg [63:0] eb; / / giữ số nhân và sản phẩm
reg thực hiện; / / phép nhân và kết quả thực hiện tín hiệu sẵn sàng
reg [05:00] i; / / vòng lặp phép nhân truy cập

đầu tiên bắt đầu thực hiện = 0; i = 0; cuối
/ / Khởi động với thực hiện sai và không truy cập loop
/ / Cho phép các chức năng chính xác của 'luôn luôn' chặn dưới đây

wire [32:0] s = eb [63:32] ((eb [0])? một: 32'd0);
/ / 'S' luôn luôn giữ tổng các sản phẩm accum
/ / Và thứ tự thấp của thời đại số nhân sự
/ / Số bị nhơn

luôn luôn @ (posedge CLK) begin / / đó là một hệ thống tốc độ
nếu (tải & & (i == 0)) bắt đầu / / bắt đầu một ngày mult tải, nếu nhàn rỗi, (i == 0)
thực hiện <= 0; / / không được thực hiện chưa
a <= ain; / / nạp số bị nhơn
eb [63:32] <= 0; / / không có sản phẩm tích lũy
eb [31:0] <= bin; / / nạp thầu
i <= 32; / / thiết lập các truy cập loop
cuối
if (i = 0!) bắt đầu / / nếu multiplicant trong tiến bộ
eb [63:0] <= (s, eb [31:1]);
/ / Kết hợp cập nhật của accum
/ / Prod và chuyển đổi các hệ số
i <= i-1; / / decr vòng lặp đếm
if (i == 1) thực hiện <= 1; / / được chúng tôi thực hiện chưa?
cuối
cuối

endmodule
Xin lỗi, nhưng bạn cần phải đăng nhập để xem tập tin đính kèm này

 

[dBUGGER]

chào,
PLL hoặc một DCM (Digital Clock quản lý) được sử dụng để đạt được tần số nhân / chia, giai đoạn đồng hồ một sự thay đổi.

Lời chúc mừng tốt đẹp nhất,

 

[eeeraghu]

Người quản lý đồng hồ kỹ thuật số tự động quản lý tần số và các phép nhân chia theo các yêu cầu đầu vào và cung cấp một số Outpu buộc

 

[Anil Rana]

cảm ơn rất nhiều cho việc giúp tôi ai out.Will của bạn rõ ràng là những gì DCM

 

[silencer3]

DCM là Digital Clock Manager.Đây là một công cụ riêng biệt tại Xilinx ISE.bằng cách sử dụng này, chúng ta có thể tạo ra một Core mà chúng tôi có thể nhanh chóng FPAG vào thiết kế của chúng tôi và sử dụng nó cho bất kỳ thao tác Frequecny như phép nhân hoặc chia.

 

[eeeraghu]

Thay vì cấu hình pin đồng hồ để kết nối trực tiếp vào một cây đồng hồ nội bộ, rằng pin có thể được sử dụng để một ổ cứng đặc biệt chức năng có dây, được gọi là một clockmanager mà tạo ra một số đồng hồ con gái.các đồng hồ con gái có thể được sử dụng để đồng hồ lái xe cây nội bộ hay bên ngoài o / p Pin có thể được sử dụng để cung cấp dịch vụ Chấm Công các thiết bị khác trên board mạch chủ.

mỗi gia đình của FPGA's có kiểu riêng của họ của người quản lý đồng hồ.

kính trọng
raghu

 

[nhoctop]

Cảm ơn bạn đã giúp đỡ của bạn.Nhưng ai đó có thể đưa cho tôi một ví dụ để thực hiện trong FPGA và dạng sóng của đồng hồ nhân?Tôi cần nó rất nhiều.Cảm ơn bạn đã loại của bạn!