Tạo đồng hồ được tạo ra trong RTL (Verilog HDL)

[cafukarfoo]

Xin chào tất cả, ai có bất cứ ý tưởng làm thế nào để tạo ra một chiếc đồng hồ được tạo ra trong RTL. Những gì tôi muốn đạt được ở đây là tôi muốn tạo ra CLK2 từ CLK1 nhưng CLK2 này có thể được chuyển 0.4n từ CLK1? CLK1 sẽ trực tiếp đến từ các PLL. Trong khi CLK2 được tạo ra từ CLK1. Tôi sẽ thực sự đánh giá cao nếu bạn có thể cho tôi một số ý tưởng làm thế nào để thực hiện các CLK2 trong RTL. Cảm ơn.

 

[sam536]

Slighly của nó khó khăn ở mức RTL. Bạn cần phải ước tính sự chậm trễ của bộ đệm / Inverter Pais wrto công nghệ mục tiêu. Từ tập hợp các bộ đệm / cặp Inv u cần chọn các tế bào, có thể đóng góp 0,4 ns chậm trễ. bạn có thể làm mạch này để làm chậm đồng hồ đầu vào của bạn để tạo ra các đồng hồ dịch chuyển. Những vấn đề là: 1) diffciut ước tính sự chậm trễ của các tế bào với chạy một / nhiều tổng hợp. 2) thiết kế sẽ trở thành hoàn toàn phụ thuộc technogy. 3) Độ chính xác của đồng hồ phụ thuộc vào sự chậm trễ của các tế bào và cạnh không thể macth một số lần. , Sam

 

[funzero]

nếu chu kỳ đồng hồ> 0,4 ​​ns, bạn chỉ đơn giản là có thể viết gán 0,4 CLK2 = CLk1; gì là khó khăn để thực hiện nó trong thiết kế vật lý.

 

[cafukarfoo]

Thực hành hiện nay trong ngành công nghiệp để thực hiện đồng hồ được tạo ra từ nguồn đồng hồ là gì? Cảm ơn.

 

[megastar007]

clk2 0.4ns sự thay đổi từ clk1 thường được thực hiện trong backend Nhưng tôi không nghĩ trong RTL.In RTL, phân chia hoặc nhiều đồng hồ cna được thực hiện. Có thể bất cứ bình luận về điều này.

 

[rameshsuthapalli]

Hi All, Tôi nghĩ rằng chúng ta không có thể thiết kế sự chậm trễ tế bào bằng cách sử dụng rtl.since ns 0,4 nên luôn luôn conistant không phân biệt conditions.so VT có circuts trong việc thiết kế tương tự mà sẽ hoạt động như một shifter.since giai đoạn conistant họ sử dụng o / p tín hiệu như là một tín hiệu phản hồi mà sẽ làm cho các diffrence giai đoạn như conistant. liên quan, Ramesh.

 

[srpatel9]

Hi all, Có ai có bất cứ ý tưởng làm thế nào để tổng hợp một chiếc đồng hồ được tạo ra. Những gì tôi có là CLK2 và CLK1. Clk1 là đồng hồ toàn cầu. Clk2 được tạo ra bằng cách sử dụng logic CMOS. Đầu vào của CMOS logic này đến từ các cửa sử dụng CLK1 như là đồng hồ của họ. Những gì tôi đang cố gắng xây dựng một mạch tự thời gian. 2 cấp độ chờ Level-1 để hoàn thành. CMOS logic trong giữa hoạt động như một máy phát điện đồng hồ cho level2. Tôi sẽ thực sự đánh giá cao nếu bạn có thể cho tôi một số ý tưởng làm thế nào để tổng hợp này complier Cadence RTL hoặc trong DC với các lệnh có thể là thức ăn để RTL complier. Cảm ơn.