Tại sao dữ liệu kiểu thời gian là 4-nhà nước trong hệ thống Verilog?

[yourcheers]

Có cơ quan nào có bất kỳ ý tưởng về lý do tại sao thời gian kiểu dữ liệu là 4-nhà nước trong hệ thống Verilog. Nó làm cho tinh thần để có "Logic", "Reg" & "Integer" 4-nhà nước. Nhưng tại sao thời gian?

 

[dave_59]

thời gian kiểu dữ liệu là một từ đồng nghĩa với reg [63:0] Đây là cách thức mà nó được định nghĩa trong Verilog, chỉ có 4 giá trị trạng thái. Nguyên thời gian và số nguyên có kích thước bỏ để thực hiện có thể chọn kích thước đã được tối ưu cho việc thực hiện cụ thể, nhưng sau đó đã được cố định đến 64-bit trong IEEE. SystemVerilog giới thiệu 2 giá trị trạng thái, nhưng không thể thay đổi định nghĩa của thời gian vì lý do tương thích ngược.

 

[yourcheers]

Hi Dave Rich, Cảm ơn bạn đã giải thích. Những người đã chứng kiến ​​sự phát triển của SV có thể trả lời câu hỏi này. Cảm ơn bạn đã giúp đỡ.