Tại sao chúng ta đang thiết lập uncertainity, độ trễ trong tập tin sdc

[engsakthimani@gmail.com]

tôi đang làm tổng hợp ...... xin vui lòng bất kỳ ai có thể giải thích lý do tại sao chúng tôi đang thiết lập uncertainity và độ trễ và lý do tại sao chúng tôi đang thiết lập set_false_path và con đường multicycle

 

[vimalraj205]

hai set_clock_uncertainty, thêm padding thêm để thiết lập và tính toán giữ tất cả các đường dẫn trong thiết kế. Trong quá trình tổng hợp set_clock_uncertainty được sử dụng vào tài khoản cho sự chậm trễ giữa các ngành đồng hồ (nghiêng). Một nhà thiết kế có thể sử dụng thực tế hơn để hạn chế các thiết kế trong quá trình tổng hợp và thư giãn các hạn chế trong thời gian đóng cửa để đảm bảo rằng thiết kế sẽ đáp ứng thời gian khi thiết kế vật lý hoàn tất

 

[vijayR15]

Hải mani, đồng hồ giao dịch uncertainity với jitter đồng hồ, nghiêng và biên syntheis ........... đồng hồ độ trễ là độ trễ nguồn + độ trễ mạng ... falsepath được được setted cho một số cổng ...... không dùng con đường vào một tài khoản của con đường multicycle STA là để làm cho dữ liệu để nắm bắt trong hai hoặc nhiều đồng hồ .... tăng khoảng thời gian ... Hy vọng điều này có thể là hữu ích .. Thanks: Razz:

 

[yadavvlsi]

Clock không chắc chắn tài khoản cho đồng hồ nghiêng, Jitter đồng hồ và lợi nhuận. Sai đường dẫn là con đường thời gian mà công cụ Cố vấn kỹ thuật được hướng dẫn để bỏ qua các yêu cầu thời gian của mình (thiết lập, tổ chức). Thông thường đường dẫn sai trong việc thiết kế vì các lý do sau đây. 1) đường dẫn chức năng không bao giờ thực hiện. 2) Có một số cổng không sử dụng một IP sử dụng lại hình thành các đường dẫn sai. 3) Tổng hợp công cụ giới thiệu flip-flops mà phá vỡ các vòng lặp vô ý tổ hợp trong thiết kế gây ra các đường dẫn sai. 4) Điều khiển tín hiệu rằng viện trợ tại testability thiết kế không nên bị hạn chế trong chế độ bình thường của hoạt động, để đánh dấu chúng là con đường sai lầm. Multi-chu kỳ đường dẫn là một trong trong đó có nhiều hơn một chu kỳ đồng hồ để hoàn thành hoạt động của nó. Ví dụ, FSM sản xuất cho phép tín hiệu cho mỗi chu kỳ đồng hồ 3 và o / p đăng ký một mẫu chỉ khi kích hoạt tính năng này là cao. Vì vậy, con đường này có đăng ký đã được khai báo là nhiều chu kỳ con đường hạn chế tổng hợp. Các đầu vào con đường này không nên thay đổi thông qua trong 3 chu kỳ. [Url = http://asic-soc.blogspot.com/2009/01/clock-definitions.html ASIC-SoC-VLSI Thiết kế: Đồng hồ định nghĩa [/url]