SystemC có thể kết hợp với Verilog

[maxsnail]

Tôi có nghĩa là nếu một cấu trúc thiết kế như: đầu Verilog và có submodule là SystemC, và submodule SystemC này có một ví dụ Verilog. mô phỏng hỗ trợ phong cách này? thank.s

 

[aji_vlsi]

www.noveldv.com [/url]

 

[mssajwan]

có tôi giả sử. cho instancing Verilog bên trong hệ thống C u cần phải thực hiện một wrapper. và ngược lại cùng tôi giả sử. nhưng điều đó sẽ không được synthesizable.

 

[beta0]

[Quote = maxsnail] có nghĩa là nếu một cấu trúc thiết kế như: đầu Verilog và có submodule là SystemC, và submodule SystemC này có một ví dụ Verilog. mô phỏng hỗ trợ phong cách này? thank.s [/quote] Nhiều mô phỏng các phiên bản gần đây đã hỗ trợ phong cách này như NC, modelsim

 

[sumit_techkgp]

Ya nó có thể được thực hiện rất tốt nc