M
mawais
Guest
Chào!
Tôi mới để VHDL, tôi muốn biết đó là mảnh mã sau đây synthesizeable hay không
quá trình (x)
bắt đầu
nếu (x 'sự kiện và x = '0') sau đó
.....
....
nếu kết thúc;
kết thúc quá trình;
Trong đó x là bất kỳ tín hiệu hoặc đầu vào khác ngoài đồng hồ.Tôi perticularly đề cập đến các sự kiện tuyên bố rằng là nó có thể syntesize một cạnh trigreed quá trình không đồng bộ phần cứng trong một thời gian thực.
Tôi đang sử dụng Xilinx ISE 10.1.Bất cứ ai có thể cho biết làm thế nào để biết bằng cách sử dụng phần mềm này mà trong đó một phần hoặc tuyên bố không phải là synthesizeable.
Cảm ơn trước.
lời chúc mừng tốt đẹp nhất,
Muhammad Awais.
Tôi mới để VHDL, tôi muốn biết đó là mảnh mã sau đây synthesizeable hay không
quá trình (x)
bắt đầu
nếu (x 'sự kiện và x = '0') sau đó
.....
....
nếu kết thúc;
kết thúc quá trình;
Trong đó x là bất kỳ tín hiệu hoặc đầu vào khác ngoài đồng hồ.Tôi perticularly đề cập đến các sự kiện tuyên bố rằng là nó có thể syntesize một cạnh trigreed quá trình không đồng bộ phần cứng trong một thời gian thực.
Tôi đang sử dụng Xilinx ISE 10.1.Bất cứ ai có thể cho biết làm thế nào để biết bằng cách sử dụng phần mềm này mà trong đó một phần hoặc tuyên bố không phải là synthesizeable.
Cảm ơn trước.
lời chúc mừng tốt đẹp nhất,
Muhammad Awais.