std_logic_vector đến số nguyên trong VHDL

[dumindu89]

Xin chào, tôi đang cố gắng để chuyển đổi một std_logic_vector số nguyên. Đây là cách tôi đã làm std_logic_vector để chuyển đổi số nguyên.

thư viện IEEE, IEEE.STD_LOGIC_1164.ALL sử dụng, sử dụng IEEE.NUMERIC_STD.ALL, thực thể programmable_divider là cổng (CLK: in std_logic; clk_out: ra std_logic; divide_value: std_logic_vector (9 downto 0)), programmable_divider cuối; kiến ​​trúc hành vi của programmable_divider là tín hiệu truy cập, programmable_divide: số nguyên: = 0; programmable_divide bắt đầu

 

[dftrtl]

Bạn có thể xác nhận các kết quả đầu ra chính xác mà bạn đã quan sát thấy là những gì?

 

[alexan_e]

Tôi nghĩ rằng lỗi này là có thể là do việc thực hiện chia / cập chứ không phải chuyển đổi.

 

[dumindu89]

Dưới đây là đoạn code đầy đủ .. [Cú pháp = VHDL] thư viện IEEE, IEEE.STD_LOGIC_1164.ALL sử dụng, IEEE.NUMERIC_STD.ALL sử dụng; thực thể programmable_divider là cổng (CLK: in std_logic; clk_out: ra std_logic; divide_value: trong std_logic_vector (9 downto 0)), cuối cùng chia kiến trúc hành vi của divider là tín hiệu truy cập, programmable_divide: số nguyên: = 0, bắt đầu programmable_divide

 

[pini_1]

Xin chào tôi đang cố gắng để chuyển đổi một std_logic_vector số nguyên. Đây là cách tôi đã làm std_logic_vector để chuyển đổi số nguyên. Nhưng điều này không cho đầu ra chính xác khi tôi nhập 4 như nhị phân (0000000100) trong mô phỏng thông qua Quartus II 7.2 (Thiết bị này là: MAX II EPM240T100C5). Tôi có nghĩa là những chia nên chia CLK cho 4. Thay vì đó, tôi quan sát xung quanh chia cho 5 hoặc 6. Xin vui lòng giúp đỡ tôi để giải quyết trường hợp này

Bạn có thể muốn có một cái nhìn vào các liên kết sau đây mà tôi nghĩ rằng có thể cung cấp cho bạn một số ý tưởng và ví dụ tốt đẹp: "... trong một chuyển đổi Verilog để VHDL, chức năng này. Vì nó là đơn giản để viết nó, tôi không bận tâm để tìm một thư viện có chức năng này Mã VHDL, chức năng chuyển đổi này được hiển thị dưới đây: chức năng unsigned_to_logic_vec (a: UNSIGNED) trở lại std_logic_vector ... " + + + P: / bknpk.no-ip.biz/my_web/MiscellaneousHW/vhdl_function_convert_unsigned_to_std_logic_vec.html "... Debugging VHDL conv_integer chức năng". Đôi khi các chức năng bị rơi (bằng cách sử dụng GHDL miễn phí VHDL mô phỏng): + + + p :/ / bknpk.no-ip.biz/my_web/MiscellaneousHW/vhdl_conv_integer_debug.html