M
Mystery2703
Guest
Chào,
Tôi rất mới để FPGA và cố gắng tốt nhất của tôi để tìm hiểu.Tôi đã viết một chương trình đơn giản Verilog để nháy các kit 3e Starter LED trên Spartan.
Trước và kết quả mô phỏng Đăng alright nhưng dường như khi i sáng lập bản đồ các dòng bit trên FPGA LED bật nhưng không nhấp nháy.Tôi không hiểu những gì tôi đang làm sai.Có thể bạn guys có thể giúp tôi ra!
module beep1 (CLK, SPK);
CLK đầu vào;
sản lượng SPK;
Tham số clk_divider = 50000000/440/2;
reg [20:00] chuông = 0;
luôn luôn @ (posedge CLK) giai điệu = chuông 1;reg [14:00] truy cập = 0;
luôn luôn @ (posedge CLK) if (counter == 0) truy cập <= (giai điệu [20] clk_divider-? 1: clk_divider/2-1);
khác truy cập <= counter-1;
reg SPK = 0;
luôn luôn @ (posedge CLK) if (counter == 0) SPK <= ~ SPK;endmoduleTôi đang sử dụng trên bảng đồng hồ 50MHz là tín hiệu đầu vào "CLK của tôi" và đầu ra tín hiệu "SPK" được kết nối với đèn LED trên tàu.
Tôi rất mới để FPGA và cố gắng tốt nhất của tôi để tìm hiểu.Tôi đã viết một chương trình đơn giản Verilog để nháy các kit 3e Starter LED trên Spartan.
Trước và kết quả mô phỏng Đăng alright nhưng dường như khi i sáng lập bản đồ các dòng bit trên FPGA LED bật nhưng không nhấp nháy.Tôi không hiểu những gì tôi đang làm sai.Có thể bạn guys có thể giúp tôi ra!
module beep1 (CLK, SPK);
CLK đầu vào;
sản lượng SPK;
Tham số clk_divider = 50000000/440/2;
reg [20:00] chuông = 0;
luôn luôn @ (posedge CLK) giai điệu = chuông 1;reg [14:00] truy cập = 0;
luôn luôn @ (posedge CLK) if (counter == 0) truy cập <= (giai điệu [20] clk_divider-? 1: clk_divider/2-1);
khác truy cập <= counter-1;
reg SPK = 0;
luôn luôn @ (posedge CLK) if (counter == 0) SPK <= ~ SPK;endmoduleTôi đang sử dụng trên bảng đồng hồ 50MHz là tín hiệu đầu vào "CLK của tôi" và đầu ra tín hiệu "SPK" được kết nối với đèn LED trên tàu.