Spartan 3e Starter Kit - Cần giúp!

M

Mystery2703

Guest
Chào,

Tôi rất mới để FPGA và cố gắng tốt nhất của tôi để tìm hiểu.Tôi đã viết một chương trình đơn giản Verilog để nháy các kit 3e Starter LED trên Spartan.

Trước và kết quả mô phỏng Đăng alright nhưng dường như khi i sáng lập bản đồ các dòng bit trên FPGA LED bật nhưng không nhấp nháy.Tôi không hiểu những gì tôi đang làm sai.Có thể bạn guys có thể giúp tôi ra!

module beep1 (CLK, SPK);
CLK đầu vào;
sản lượng SPK;
Tham số clk_divider = 50000000/440/2;

reg [20:00] chuông = 0;
luôn luôn @ (posedge CLK) giai điệu = chuông 1;reg [14:00] truy cập = 0;
luôn luôn @ (posedge CLK) if (counter == 0) truy cập <= (giai điệu [20] clk_divider-? 1: clk_divider/2-1);
khác truy cập <= counter-1;

reg SPK = 0;
luôn luôn @ (posedge CLK) if (counter == 0) SPK <= ~ SPK;endmoduleTôi đang sử dụng trên bảng đồng hồ 50MHz là tín hiệu đầu vào "CLK của tôi" và đầu ra tín hiệu "SPK" được kết nối với đèn LED trên tàu.

 
Tôi không quen thuộc với Verilog, đó là giá trị bạn được tải trong truy cập khi truy cập được 0?.

Đó là mong muốn nhấp nháy tần số?

 
Cảm ơn bạn đã trả lời của bạn Zape

Tôi tải tín hiệu "SPK" giá trị khi truy cập được bằng không.và tần số nhấp nháy là khoảng 440Hz.

Thật sự tôi đã cố gắng đơn giản, chương trình cũng như nơi dẫn nên nháy khi MSB tín hiệu của X [15] toggel (X là incrementing cạnh tích cực của đồng hồ trên tàu 50MHz), nhưng vì lý do nào LED được vào và ở trong tình trạng này.Về kết quả tay mô phỏng khác được OK.

Tôi đã kiểm tra tín hiệu đồng hồ cũng bởi ruuning chương trình ban đầu của kit starter và làm việc của mình một cách hoàn hảo alright.

Tôi giả định gì đó sai trái trong chương trình hay cài đặt cấu hình của tôi !!!!!!Thêm vào sau khi 2 phút:Xin lỗi tôi hiểu lầm câu hỏi của bạn .. zape

Tôi tải clk_divider - 1 thành truy cập khi truy cập là 0 khác clk_divider / 2-1

 
Mystery2703 đã viết:

và tần số nhấp nháy là khoảng 440Hz
 
Xin lỗi tôi hiểu lầm câu hỏi của bạn .. zape

Tôi tải clk_divider - 1 thành truy cập khi truy cập là 0 khác clk_divider / 2-1Nhập sau 18 phút:Xin lỗi tôi hiểu lầm câu hỏi của bạn .. zape

Tôi tải clk_divider - 1 thành truy cập khi truy cập là 0 khác clk_divider / 2-1Thêm vào sau khi 1 giờ 30 phút:J bạn đã đúng.Tôi giảm tần số nhấp nháy và làm việc alright của nó ở trên diễn đàn.

Tôi đã không nhận thức được mức tối thiểu tỷ lệ nhấp nháy dẫn.

Cảm ơn bạn đã giúp đỡ

 
Vấn đề không phải là tỷ lệ nhấp nháy của lãnh đạo, vấn đề là mắt người

 
chào,

Tôi là sinh viên EE 5 năm và chúng tôi sẽ có một vấn đề trong FPGA để thực hiện thiết kế của chúng tôi và chúng tôi không biết nhưng các FPGA...
Thiết kế của chúng tôi là một hệ thống queueing với số lượng âm thanh, các đầu vào được chuyển đến từ các nút nhấn và sau đó nó sẽ hiển thị bằng cách sử dụng dấu chấm ma trận cũng như nó nói rằng số lượng...
vì vấn đề này chúng tôi sẽ sử dụng một FPGA để phù hợp với các PCM và PWM để hiển thị một readout âm thanh...
bạn có thể giúp tôi cho vấn đề này?... FPGA và PWM những gì mà chúng tôi có thể sử dụng để thực hiện thiết kế này

thanks for the help!...
^ _ ^

 

Welcome to EDABoard.com

Sponsor

Back
Top