skew

[designer_ec]

Chào,
Nếu thiết kế tốt có thiết kế thời gian đáp ứng tức là thiết lập và giữ, nhưng không phải là họp skew theo skew limit.Is nó vấn đề về thiết kế?hoặc chúng tôi cần phải đáp ứng skew contrain also.If không đáp ứng các giới hạn skew, điều gì sẽ là vấn đề.

 

[hfooo1]

tôi nghĩ rằng không có vấn đề thereis
nhưng u có thể phân tích Vios skew

 

[MarcS]

Có một vấn đề không.Skew là một phương tiện để kết thúc, không phải là một kết thúc trong chính nó.Nếu tất cả các thiết lập bạn và thời gian giữ được OK, sau đó mọi thứ đều tốt.

Điều đó nói rằng, các đội bố trí nhiều đòi trên đạt được các mục tiêu skew chỉ định, vì họ tin rằng nó làm cho các mạch mạnh mẽ chống lại các biến thể.

 

[ushisna]

Những gì tôi cảm thấy được thiết lập và giữ các thông số thời gian có một phụ thuộc vào những thay đổi skew also.Skew giá trị sẽ ảnh hưởng đến các thiết lập và giữ time.Youe có nói rằng không có vi phạm giữ và thiết lập các yêu cầu thời gian đó hàm ý rằng không phải là giá trị skew gây ra bất kỳ vấn đề.
Nhưng skew marginality cần phải được đưa vào tài khoản, tôi cảm thấy như vậy.

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Trung lập" border="0" />

 

[apallix]

Skew là ABSOLUTELY quan trọng.Nói cho phép bạn có một lề giữ 50ps tại flop một đường dẫn flop và skew là> 50ps, sau đó mạch của bạn chắc chắn sẽ không thành công ở tần số nào.Thêm vào sau khi 2 phút:trong ví dụ trên của tôi, tôi giả định rằng margin giữ được đo giả một mạng lưới đồng hồ lý tưởng đó là trường hợp điển hình.

 

[MarcS]

Apallix, bạn nên đọc câu hỏi gốc của designer_ec cẩn thận.Ông nói rằng các mạch công trình thời gian và thiết lập tất cả và thời gian giữ được đáp ứng.

Bạn đang bối rối nghiêng nghiêng địa phương với toàn cầu, và bạn cũng khó hiểu với một giới hạn nghiêng nghiêng thực tế.

Hãy để chúng tôi nói, lấy ví dụ của bạn, mà bạn thiết kế mạch của bạn với một margin skew của 50ps.Điều này không có nghĩa là mỗi flop-to-flop chậm trễ là tại cạnh quan trọng của thời gian họp (slack = 0).Có rất nhiều nhiều flop-to-flop trì hoãn có rất nhiều slack tích cực, để họ có thể chịu đựng rất nhiều flop địa phương lân cận () skew và vẫn làm việc.

Nó thường chỉ có những con đường quan trọng mà đã không slack, và có bạn muốn skew từ một flop-flip đến tiếp theo sẽ được ít hơn 50ps, nhưng skew toàn cầu có thể là rất lớn.

Các biện pháp toàn cầu skew Sự khác nhau giữa sớm nhất và những lần đến Úc mới nhất tại bất kỳ flop trong đồng hồ - ngay cả khi không bao giờ có một tín hiệu mà đi giữa họ!

Vì vậy, bạn có thể dễ dàng vi phạm giới hạn skew toàn cầu của bạn và vẫn còn có một mạch mà các công trình cũng hoàn hảo.Hãy suy nghĩ về nó.

 

[apallix]

Hi MarcS, tôi đồng ý với bạn reg nghiêng nghiêng địa phương và toàn cầu.Nhưng một câu hỏi là, không bao gồm STA skew đồng hồ khi các biện pháp giữ và lợi nhuận thiết lập?Kinh nghiệm của tôi như là một nhà thiết kế mạch chỉnh là STA giả định rằng tất cả các đồng hồ là lý tưởng không có skew khi các biện pháp thiết lập và giữ lề và skew (địa phương hoặc toàn cầu) được tính bằng một luồng riêng biệt và dự kiến sẽ đáp ứng các giới hạn của nó.

 

[jarodz]

Hi apallix,
Các công cụ phân tích đồng hồ STA sẽ chậm trễ (các cây đồng hồ đúng) khi bạn sử dụng "set_propagated_clock" (Primetime) ở giai đoạn post_CTS.

Trân trọng,
Jarod

 

[MarcS]

Hi apallix:

STA có thể chạy trong mạng trước khi đồng hồ đã được tạo ra (= đồng hồ lý tưởng) hay sau khi mạng đã được đưa vào đồng hồ (= nhân giống đồng hồ).

Trong chế độ lý tưởng, bạn là chính xác mà đồng hồ được giả định đến khắp mọi nơi với số không nghiêng, nhưng các khó khăn SDC làm xây dựng trong một mép cho skew đồng hồ được gọi là không chắc chắn đồng hồ.Vì vậy, số lượng thời gian dành cho một tín hiệu để đi từ FF đưa ra các FF bắt được = Clk_period - thiết lập thời gian - clk_uncertainty.

Trong chế độ tuyên truyền, tuy nhiên, tất cả các đồng hồ lần đến lúc mỗi FF có thể được tính toán chính xác và không có các giả định làm về skew.Phương trình thời gian (để thiết lập) trở thành:

Clk_period> = Datapath_delay Setup Capture_clock_insertion_delay - Launch_clock_insertion_delay

Thông báo như thế nào không có ước tính hoặc giới hạn ở đây - mọi sự chậm trễ có thể được tính toán chính xác.Nếu phương trình (và cả một tương tự cho giữ) là hài lòng sau đó thời gian các công trình, không có vấn đề gì skew được.