X
xiongdh
Guest
////////////////////////////////////////////////// /////
style1:
reg reg_temp1, reg_temp2;
ban đầu
bắt đầu
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
cuối
luôn luôn @ (posedge đồng hồ)
reg_temp1 <=! reg_temp1;
luôn luôn đồng hồ @ posedge (& reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /////////////////////////////////////////////////// /////
style2:
reg reg_temp1, reg_temp2;
ban đầu
bắt đầu
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
cuối
luôn luôn @ (posedge đồng hồ)
reg_temp1 <=! reg_temp1;
luôn luôn @ (posedge đồng hồ)
nếu (reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /
với công cụ mô phỏng Verilog-xl
kết quả mô phỏng là không giống nhau.với phong cách 1.the sóng của hai tín hiệu là như nhau.với phong cách 2 reg_temp1 's frequence là hai lần reg_temp2.
Tại sao điều này xảy ra ????????????
style1:
reg reg_temp1, reg_temp2;
ban đầu
bắt đầu
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
cuối
luôn luôn @ (posedge đồng hồ)
reg_temp1 <=! reg_temp1;
luôn luôn đồng hồ @ posedge (& reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /////////////////////////////////////////////////// /////
style2:
reg reg_temp1, reg_temp2;
ban đầu
bắt đầu
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
cuối
luôn luôn @ (posedge đồng hồ)
reg_temp1 <=! reg_temp1;
luôn luôn @ (posedge đồng hồ)
nếu (reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /
với công cụ mô phỏng Verilog-xl
kết quả mô phỏng là không giống nhau.với phong cách 1.the sóng của hai tín hiệu là như nhau.với phong cách 2 reg_temp1 's frequence là hai lần reg_temp2.
Tại sao điều này xảy ra ????????????