sự khác biệt hợp lý và không hợp lý Fet

D

demodb

Guest
hi there,
bất cứ ai có thể giải thích cho tôi những sự khác biệt giữa một Fet hợp lý hợp lý và không?
Có một sự khác biệt trong dependance cổng nguồn điện áp?

 
cho một Fet logic,

rds tối đa (ngày) được quy định tại VGS = 5V hoặc 4.5V,cho những người khác, nói chung,

rds tối đa (ngày) được chỉ định tại VGS = 10V

 
thx for your reply.Nghĩ rằng nó đã có được một cái gì đó như thế.

 

Welcome to EDABoard.com

Sponsor

Back
Top