Sự khác biệt giữa "<=" và "=" trong Verilog là gì?

[bcdeepak]

i am mới Verilog plz rõ ràng nghi ngờ của tôi .......... để chỉ định một cái gì đó, chúng ta phải sử dụng ..... phân công b

 

[darylz]

Những gì bạn cần là một cuốn sách tham khảo cho người mới bắt đầu, tôi nghĩ rằng cuốn sách này là hữu ích cho bạn: http://www.edaboard.com/viewtopic.php?t=255882&highlight=verilog hoặc http : / / www.edaboard.com/viewtopic.php?t=251491&highlight=verilog

 

[YenYu]

[Trích dẫn nội dung bài viết] một

 

[bcdeepak]

kiểm tra điều kiện, tôi nghĩ rằng chúng ta phải sử dụng == '0' ??????

 

[no_mad]

Hi, xin vui lòng kiểm tra các liên kết dưới đây: http://www.edaboard.com/ftopic266595.html Một người nào đó đã được nộp cùng một câu hỏi ở đây. Xin vui lòng đọc trả lời của tôi. Hãy cho tôi biết nếu u vẫn còn có câu hỏi.

 

[YenYu]

Hãy kiểm tra này ... Nó sẽ gif u thêm ý tưởng về các nhà khai thác và nhiều hơn nữa ...

 

[bcdeepak]

nhờ tôi đã ngăn chặn và không chặn differece. một nghi ngờ của tôi là ... nếu chúng ta muốn chỉ định một số giá trị ........ khi chúng ta nên sử dụng giao b

 

[dinaganesh]

hi bạn! gán a = là toán tử gán trong Verilog chỉ trong VHDL đến như là một

 

[omara007]

như một thủ tục chuyển nhượng, bạn có thể sử dụng chỉ định và bạn không thể sử dụng nó .. nhưng bên ngoài các thủ tục (luôn luôn hoặc ban đầu), bạn không thể gán một giá trị cho một tín hiệu mà không cần sử dụng (chỉ định)

 

[jason99pan]

[Quote = bcdeepak nhờ tôi đã ngăn chặn và không chặn differece. một nghi ngờ của tôi là ... nếu chúng ta muốn chỉ định một số giá trị ........ khi chúng ta nên sử dụng giao b