Sử dụng thiết kế MIG virtex4 DDR2 SDRAM

[yasamin]

Xin chào, tôi là một kỹ sư thiết kế, tôi muốn sử dụng thiết kế MIG cho virtex4 DDR2 (micron), Xilinx cung cấp cho bộ điều khiển MIG, tôi cài đặt MIG v1.72, và tạo ra một bộ điều khiển DDR2 SDRAM, với chiều rộng dữ liệu 8, với thử nghiệm cung cấp băng ghế dự bị (tôi sử dụng bộ điều khiển với DCM và testbench khi tôi mô phỏng các thiết kế với ModelSim SE6.0a, "init_done" tín hiệu không hoạt động. Trình tự khởi tạo được thực hiện (phù hợp để XAPP702 của Xilinx). Thủ tục hiệu chuẩn bắt đầu. đào tạo mô hình đó là, liên tục dao động (1010 ...) pattern.The điều khiển thực hiện đọc liên tục từ bộ nhớ Nhưng nó không bao giờ kết thúc !!!!! Vì vậy, các liều pattern_compare8 mô-đun không khẳng định 'COMP_DONE' tín hiệu (tín hiệu này. luôn luôn là thấp). Bộ điều khiển có vẻ như để treo hoặc gặp khó khăn trong việc chuẩn DQ. Xin hãy giúp tôi.

 

[yx.yang]

Có lẽ, không có sự chậm trễ cho các LUTs được sử dụng để làm "DQ hiệu chuẩn" khi nào RTL sim. Vì vậy, các tín hiệu DQS không chậm trễ đến mức phải. Tôi nghĩ.

 

[FvM]

Tôi không quen thuộc với các lõi Xilinx, nhưng tôi hy vọng rằng hiệu chuẩn kết thúc đôi khi với cả việc chấp nhận hoặc không. Đây là trường hợp ít nhất là với lõi từ các nhà cung cấp khác. Hướng dẫn cốt lõi cần nêu rõ những điều này. Nó có thể được các trường hợp, bạn chỉ đơn giản là không chờ đợi đủ lâu, DDR2 hiệu chuẩn là một hành động tiêu tốn rất nhiều thời gian, liên quan đến quy mô thời gian mô phỏng bình thường. Bạn có thời gian cho cà phê (ít nhất là một) trong khi hiệu chuẩn là mô phỏng. Một số lõi có một tùy chọn để giảm cân chỉnh một chút trong mô phỏng, nó vẫn còn dài.

 

[yasamin]

Tôi sử dụng thiết kế MIG virtex4 DDR1 (micron) trước khi. khi tôi mô phỏng thiết kế với ModelSim SE6.0a, nó là ok và không có bất kỳ vấn đề. Tuy nhiên, bộ điều khiển dường như để treo hoặc gặp khó khăn trong việc chuẩn DQ cho DDR2. Tôi chờ đợi 400 chúng tôi để mô phỏng. nó là đủ dài bởi vì cốt lõi dẫn sử dụng trạng thái thời gian hiệu chuẩn là khoảng 250us.

 

[venkatesankalidass]

Yasamin Hi, tôi cũng đã nhận giống nhau nhưng trong Virtex-5, vấn đề là trong mã bộ nhớ (bộ nhớ micron core) và không có vấn đề trong RTL genearted bởi MIG do đó, không lo lắng thử các thủ tục tương tự với cây bách bộ nhớ bạn sẽ nhận được tín hiệu và bạn có bất kỳ dobut tiếp tục gọi cho tôi 09943589300 liên quan venkatesan

 

[yasamin]

Hi Tôi không hiểu giải pháp của bạn đề nghị:?: Tôi chỉ mô phỏng các thiết kế với ModelSim (không có trên phần cứng). Vì vậy, có bất kỳ khác nhau giữa bách bộ nhớ và bộ nhớ micron, bởi vì tôi chỉ sử dụng mô hình bộ nhớ được tạo ra bởi MIG. Đã giải quyết vấn đề của bạn với DDR2? Bạn có thể hướng dẫn cho tôi nhiều hơn? Cảm ơn cho liên quan