Reg: bao gồm các thư viện để thiết kế khi biên dịch với m-sim

[kalyansrinivas]

Hi bạn bè tôi chỉ chuyển từ VHDL Verilog Trong VHDL tôi chỉ bao gồm unisim của tôi, simprim, lib Xilix lõi bằng cách sử dụng SIMPRIM THƯ VIỆN lệnh đơn giản, sử dụng SIMPRIM.COMPONENTS.ALL thiết kế của tôi. Tôi không cần phải complie các thư viện vào thư mục làm việc của tôi chỉ cần thiết để bao gồm các thư viện trong m-sim và gọi sử dụng trên tờ khai Nhưng trong Verilog hiện nay tôi đang biên soạn tất cả các libs của tôi để làm việc thư mục và thư mục làm việc của nó là cồng kềnh với tất cả các thư viên biên soạn Xin đề nghị tôi một cách như vậy là không biên dịch tất cả các lib công việc của tôi

 

[kvingle]

khắc phục như tôi đã nói với bạn trước đó .... http://www.edaboard.com/viewtopic.php?t=298490&highlight = chỉ cung cấp Verilog và các thông số kiến ​​trúc cụ thể để compxlib. Vì vậy, nó sẽ biên dịch chỉ vòm thiết bị cụ thể và các mô-đun verliog.

 

[kalyansrinivas]

Hi kvingle cảm ơn bạn đã trả lời của bạn nhưng không phải của nó liên quan đến thư viện biên soạn C: \ Modeltech_6.1 \ win32pe của nó khi tôi tạo ra một dự án trong mô hình sim i am hiện nay biên soạn các tập tin Verilog và cũng có thư viện (u-sim, simprim, x -corelib) thư mục làm việc của tôi (thư mục làm việc khi chúng ta tạo một dự án m-sim) các vấn đề khác khôn ngoan M-sim cho tôi một lỗi rằng nó couldnt tìm thấy định nghĩa của nguyên thủy nhưng trong VHDL i không được sử dụng để biên dịch các thư viện để làm việc tôi sử dụng các SIMPRIM THƯ VIỆN lệnh; SỬ DỤNG SIMPRIM.COMPONENTS.ALL nó sẽ ping đến các thư viện tại C: \ Modeltech_6.1 \ win32pe

 

[baalaa]

Xin chào Kalyan Thậm chí nếu bạn sử dụng VHDL bạn đã để biên dịch các thư viện simprim và unisim eventhough bạn ping nó. Các dự án khác nhau Dù sao sẽ có cấu trúc thư mục khác nhau và khác nhau làm việc thư viện, do đó biên soạn simprim và unisim các thư viện cần được thực hiện một lần cho mỗi dự án.