V
voho
Guest
Cấu hình tất cả các quá trình tải một bitstream thiết kế vào bộ nhớ FPGA cấu hình nội bộ. Readback là quá trình đọc dữ liệu đó. Nếu ai đó có thể giúp tôi nếu đã luôn luôn làm điều này: CAPTURE_VIRTEX Các thành phần được sử dụng trong thiết kế FPGA để kiểm soát khi các trạng thái logic của tất cả các đăng ký được bắt vào cấu hình bộ nhớ. Pin CLK có thể được drivenby bất cứ nguồn nào đồng hồ mà có thể đồng bộ hóa Capture để thay đổi trạng thái logic của sổ đăng ký. Cảm ơn của liên quan đến