N
nemolee
Guest
Hi, tôi đã có một vấn đề trong hệ thống của tôi.Nguồn đồng hồ có thể không ổn định.Điều này đồng hồ không ổn định nguồn gây ra hệ thống của tôi để dữ liệu rác thải đầu ra.Mặc dù hệ thống thiết kế của tôi có thể được phục hồi sau khi đồng hồ được ổn định.Nhưng khách hàng của tôi tranh luận vấn đề này.Tôi đã thiết kế một hệ thống mạnh mẽ để đáp ứng reqiurement của họ.
Tôi muốn thiết kế một máy phát hiện đồng hồ để xem đồng hồ đầu vào lúc kết thúc phía trước của hệ thống của tôi.
Nếu đầu vào đồng hồ là không ổn định, phát hiện này có thể chặn mạch đồng hồ và không sản xuất bất kỳ đồng hồ.Nếu đồng hồ là nguồn ổn định, phát hiện mạch có thể biết tình trạng hiện thời và không chặn đầu vào đồng hồ và đồng hồ bỏ qua.
Có ai có thể cho tôi biết làm thế nào để thiết kế mạch này kỹ thuật số bằng Verilog mã?
PS: Có một dao động trong hệ thống của tôi.
Cám ơn rất nhiều.
Tôi muốn thiết kế một máy phát hiện đồng hồ để xem đồng hồ đầu vào lúc kết thúc phía trước của hệ thống của tôi.
Nếu đầu vào đồng hồ là không ổn định, phát hiện này có thể chặn mạch đồng hồ và không sản xuất bất kỳ đồng hồ.Nếu đồng hồ là nguồn ổn định, phát hiện mạch có thể biết tình trạng hiện thời và không chặn đầu vào đồng hồ và đồng hồ bỏ qua.
Có ai có thể cho tôi biết làm thế nào để thiết kế mạch này kỹ thuật số bằng Verilog mã?
PS: Có một dao động trong hệ thống của tôi.
Cám ơn rất nhiều.