postsynthesis và sau khi bố trí mismatch về Hierarchy

T

tariq786

Guest
Hi folks,
Tôi có synthesized AES (Advanced Encryption Standard) verilog lõi tải xuống từ www.opencores.org.Nó có một mô-đun sbox.v gọi là instantiated nhiều hơn một lần (20 lần thực sự) ở trên cùng cấp độ.Để tiết kiệm diện tích và cổng truy cập những gì tôi đã làm được tôi synthesized toàn bộ thiết kế bằng cách thiết lập không liên lạc trên sbox.v thiết kế để cho nhiều trường hợp không được tạo ra.Tôi đã có thể tổng hợp thành công việc thiết kế bằng cách tạo ra 1 dụ của sbox.v.Các cửa ngõ của việc thiết kế đã được 3000.Tôi đã thực hiện cũng có thể đăng bài tổng hợp mô phỏng với SDF quay lại chú thích mà không có bất kỳ vấn đề.

Sau đó, tôi đã đi để thực hiện bằng cách sử dụng R & P Synopsys Astro và đã làm cho P & R successfully.I tạo ra các bài đăng SDF bố trí tập tin và cũng có thể tạo ra các bài đăng verilog bố trí tập tin.

Bây giờ vấn đề là việc bố trí đăng bài verilog là flattened tập tin và toàn bộ thiết kế Hierarchy đã được gỡ bỏ.Điều này có nghĩa là tất cả các nỗ lực của tôi để tiết kiệm diện tích đã đi futile vì verilog netlist có 60.000 cửa.Tất cả 20 trường hợp của sbox.v đã được blown dựng và cổng truy cập đã nhảy từ 3000 đến 20 * 3000 = 60.000.SDF các tập tin được tạo ra cũng không tương thích với tổng hợp netlist đăng bài vì nó tương ứng với các flattened bố trí đăng bài netlist.

Có bất cứ cách nào tôi có thể duy trì sự Hierarchy trong bố trí để tiết kiệm cổng truy cập?

Xin vui lòng cho tôi biết nếu nó không tạo cảm giác cho bạn.

Thanks a lot.

Với Kind Regards

 

Welcome to EDABoard.com

Sponsor

Back
Top