Post-tổng hợp mô phỏng lỗi trong modelsim-iteration giới hạn.

[Sujatha_11]

Chào,
Mã VHDL tôi hợp tác tốt đẹp khi tôi làm một pre-tổng hợp mô phỏng.Nó cũng tổng hợp.Tuy nhiên, khi tôi thử mô phỏng các post-tổng hợp mã nó nói lặp đạt đến giới hạn.vsim 3.601 lỗi.nd trì hoãn cắt ngắn.Tôi không hiểu tại sao điều này xảy ra.Nếu có bất kỳ runnin vòng lặp vô hạn hoặc không có cửa trước sự chậm trễ của tôi tổng hợp mã cũng không nên làm việc phải không?Tôi đã sử dụng modelsim SE phiên bản 6.0 để viết code và mô phỏng và tổng hợp bằng cách sử dụng gói Xilinx ISE web.Xin giúp tôi khắc phục vấn đề này.Tôi phải đáp ứng một hạn chót.
Cảm ơn trước.

Kính trọng,
Sujatha.

 

[aji_vlsi]

Sujatha_11 đã viết:

Chào,

Mã VHDL tôi hợp tác tốt đẹp khi tôi làm một pre-tổng hợp mô phỏng.
Nó cũng tổng hợp.
Tuy nhiên, khi tôi thử mô phỏng các post-tổng hợp mã nó nói lặp đạt đến giới hạn.
vsim 3.601 lỗi.
nd trì hoãn cắt ngắn.
Tôi không hiểu tại sao điều này xảy ra.
Nếu có bất kỳ runnin vòng lặp vô hạn hoặc không có cửa trước sự chậm trễ của tôi tổng hợp mã cũng không nên làm việc phải không?
Tôi đã sử dụng modelsim SE phiên bản 6.0 để viết code và mô phỏng và tổng hợp bằng cách sử dụng gói Xilinx ISE web.
Xin giúp tôi khắc phục vấn đề này.
Tôi phải đáp ứng một hạn chót.

Cảm ơn trước.Kính trọng,

Sujatha.

 

[Sujatha_11]

Hi Ajeetha,
Tôi không understadn những gì bạn đang nói.SDF là gì và làm thế nào để tôi tạo ra nó hoặc nhận được nó?Tôi mới vào FPGA / VHDL / Tổng hợp.Đây là dự án đầu tiên của tôi.Xin hãy giúp tôi.và delay_mode_unit là nơi này sẵn?Tôi đã post-tổng hợp trong ISE webback đó đã cho tôi một tập tin VHDL sau khi tạo các post-sysnthesis mô hình mô phỏng.Xin vui lòng cho tôi biết.
Thanks & Regards,
Sujatha.

 

[vinodkumar]

Chào
u cũng đã xác định số lỗi như là 3.601, tại sao dont bạn cố gắng trong căn cứ câu trả lời của xilinx.this có thể giúp u u.if có net để hệ thống của bạn nó sẽ trực tiếp gốc để hỗ trợ.