pls giúp đỡ về việc chia đồng hồ

[gvsm]

hi there,

i cần phải biết một ví dụ về một mã VHDL để tạo 1kHz và 10kHz là sóng đầu ra.tần số đồng hồ được 100kHz.

dưới đây là một ví dụ của i mã đã làm, bt có lỗi mà tôi không thể biên dịch và chạy mã ...

thư viện ieee;
ieee.std_logic_1164.all sử dụng;
ieee.std_logic_unsigned.all sử dụng;
ieee.std_logic_arith.all sử dụng;thực thể là clkdivider
cổng (clkin: in std_logic;
C1, C2: out std_logic);

cuối clkdivider;

kiến trúc beh của clkdivider là
- tín hiệu số: std_logic_vector (3 downto 0);
tín hiệu CLK: std_logic: = '0 ';
tín hiệu số: số nguyên: = '0 ';bắt đầu
quá trình (clkin, số)
bắt đầu
nếu (clkin'event và clkin = '1 ') sau đó
count <= count 1;
elsif (count = 10) sau đó
đếm <= '0 ';
nếu kết thúc;

nếu tính <3 sau đó
C1 = '1 ';
khác
C1 = '0 ';
nếu kết thúc;

nếu tính <7 sau đó
C2 = '1 ';
khác
C2 = '0 ';
nếu kết thúc;

kết thúc quá trình;
cuối beh;
cảm ơn bạn .....[/ code]

 

[j_andr]

gvsm đã viết:

/.../