PLL giai đoạn phát hiện ra và âm mưu giai đoạn đầu ra lỗi

[robismyname]

Tôi đang sử dụng ADIsimPLL để giúp xác định số lượng thiết kế sơ bộ của tôi về một PLL phân đoạn-N. Tôi chạy qua hướng dẫn và so sánh đồ thị của họ để đồ thị của tôi. Mọi điều trông giống như trừ cho giai đoạn phát hiện ra đồ thị và giai đoạn đầu ra đồ thị lỗi. Ai đó có thể nhìn vào đồ thị của tôi và cho tôi biết nếu nó làm cho tinh thần? Tôi không thể giải thích các đồ thị.

 

[BigBoss]

-Giai đoạn đầu ra máy phát hiện dường như normal.If bạn phóng to các dạng sóng, bạn sẽ thấy lỗi giai đoạn khác biệt giữa tham chiếu và tín hiệu đầu vào .. -Giai đoạn Lỗi đầu ra dường như cũng là bình thường, nhưng khóa phát hiện đã đến rất nhanh để khóa ở trạng thái đó là một chút lạ .. Tôi nghĩ bạn nên phóng to trong các đồ thị để giải thích chúng.

 

[robismyname]

[Quote = BigBoss]-Giai đoạn đầu ra lỗi dường như cũng là bình thường, nhưng khóa phát hiện đã đến rất nhanh chóng để khóa ở trạng thái đó là một chút lạ. [/Quote] khóa phát hiện có vẻ kỳ lạ bởi vì tôi đã không cho phép các khóa phát hiện thành phần trong ADIsimPLL, bây giờ tôi đặt nó vào tương tự OD.

 

[Mazz]

Đồ thị có vẻ hợp lý. Tần số đi lên đến 2.4GHz trong 60 chúng tôi, các lỗi Thường chỉ đơn giản là sự khác biệt giữa Thường mục tiêu của bạn và Thường thực tế của bạn, giai đoạn lỗi đi không ở 100us. Tôi hy vọng điều này có thể giúp đỡ. Mazz