Phủ định giữ hay timingcheck thiết lập trong tập tin SDF

[sisari]

I am newbie trong ASIC thiết kế và muốn yêu cầu những gì hiện một thiết lập phủ định
hoặc giữ timecheck trong DC tạo ra một tập tin có nghĩa là SDF.Tôi cần một số giúp đỡ
trong hiểu biết của SDF cho sequencial thành phần.

 

[mami_hacky]

Tôi không biết bất cứ điều tiêu cực về việc thiết lập một thời gian, nhưng phủ định thời gian tổ chức có thể được hoàn toàn tự nhiên.Giả mà bạn đang thiết kế một mạch bằng cách sử dụng SSTL2 I / O đạt tiêu chuẩn tín hiệu.Đơn giản chỉ cần bạn sẽ tìm thấy rằng các tổ chức thời gian cho các I / O các mạch là âm tính.Lý do là gì?Và những gì nó hiện có nghĩa là gì?phủ định giữ một thời gian, có nghĩa là bạn có thể thay đổi dữ liệu trên các dữ liệu vào pad của bạn ASIC / FPGA trước khi I / O
của người đăng ký (hoặc neg pos) cạnh đồng hồ.Tôi nghĩ đơn giản, hình ảnh này cũng sẽ mô tả.
Phủ định thời gian tổ chức là kết quả của I / O mạch thiết kế, có một cái nhìn tại DDR SDRAM datasheets để tìm hiểu thêm về nó.

Bất kỳ điều sai trái trong các văn bản nói trên?

 

[albertyin]

Nhìn chung, thiết lập / tổ chức là thời gian tích cực.Tuy nhiên, để giúp việc thiết kế,
chúng tôi thường xuyên tổ chức thiết kế phủ định thời gian cho flip / flop, và như vậy về bộ nhớ, sau đó thiết kế chỉ có thiết lập thời gian để sửa chữa vi phạm.
Trong SDF của bạn, có ofter được negatve thời gian.
Hãy để tôi có một ví dụ, khi những tín hiệu đầu vào của một trâu bò đã lớn, chuyển đổi, sản lượng tín hiệu của trâu bò sẽ có nhiều chuyển đổi nhỏ.DC bằng cách sử dụng như là 1 / 2 vdd điểm như chuyển đổi, nhưng trên thực tế không, nó thích nào đó mà các tín hiệu được sản xuất trước khi tín hiệu đầu vào, sau đó phủ định thời gian xuất hiện.

 

[AlexWan]

albertyin đã viết:

Hãy để tôi có một ví dụ, khi những tín hiệu đầu vào của một trâu bò đã lớn, chuyển đổi, sản lượng tín hiệu của trâu bò sẽ có nhiều chuyển đổi nhỏ.
DC bằng cách sử dụng như là 1 / 2 vdd điểm như chuyển đổi, nhưng trên thực tế không, nó thích nào đó mà các tín hiệu được sản xuất trước khi tín hiệu đầu vào, sau đó phủ định thời gian xuất hiện.

 

[gerade]

phủ định thời gian tổ chức,
nó đơn giản hơn là sự chuyển đổi thời gian của các siganl sẽ nắm bắt được như vậy là ngắn hạn, nó chỉ cần thay đổi trước khi lưu nó vào đăng ký.

đọc sách từ Rabaey

 

[Monkey]

Phủ định thiết lập thời gian có thể được giải quyết bằng cách làm chậm lại hoặc áp dụng đồng hồ của bạn tightter chu kỳ khó khăn trong quá trình tổng hợp.
Negtive giữ sovled thời gian có thể được sắp xếp theo đúng đồng hồ của bạn.Ví dụ, một thiết kế thấp nghiêng đồng hồ hoặc đồng hồ vết tuyến đường đối diện tín hiệu tuyên truyền hướng.