Những gì u có nghĩa là thiết kế để xác minh

[harshad]

Những gì u có nghĩa là thiết kế để xác minh

 

[arthur]

Tôi đề nghị hai cuốn sách để bạn tham khảo. 1. Viết testbenches: chức năng xác minh của các mô hình 2.Principles HDL thiết kế RTL kiểm chứng: một mã hóa các quá trình phong cách chức năng hỗ trợ xác minh trong Verilog

 

[Robin_zhu]

DFV là một khái niệm rất thời trang. Tôi được sử dụng để tham dự một hội thảo synopsys trageted xác minh. Họ advacate SystemVerilog cho thực hiện ý tưởng DFV.

 

[optor]

Có lẽ các tài liệu trực tuyến Synopsys có thể giúp bạn. truy cập www.synopsys.com

 

[harshad]

Cảm ơn đã trả lời Không có ích. Cảnh báo!

 

[gentle_man]

nơi mà tôi có thể tìm thấy này "testbenches Viết: chức năng xác minh của các mô hình HDL" cuốn sách nhờ

 

[spauls]

Nó là cơ bản xác minh của RTL (Chip) bằng cách sử dụng các phương pháp verifiction tiêu chuẩn bằng cách tạo ra băng ghế THI trong HVL (Phần cứng xác minh ngôn ngữ).

 

[gentle_man]

"Hệ thống-trên-một-chip xác nhận - Phương pháp và kỹ thuật" là một cuốn sách hữu ích cho bạn

 

[tom123]

Trong dự án nói chung, quá trình xác minh sẽ chi phí 60% thời gian dự án, vì vậy thiết kế để xác minh là tiền chi trả. lời chúc mừng tốt đẹp nhất [quote = harshad gì u có nghĩa là bởi thiết kế để xác minh [/quote]

 

[mopengfei]

cuốn sách và rất tốt nhưng tôi recommand cuốn sách này cho bạn --- nếu bạn là newboy bạn có thể đọc cuốn sách này đầu tiên, và sau đó đọc viết testbench <>

 

[stocking]

Tôi đề nghị hai cuốn sách để bạn tham khảo. 1. Viết testbenches: chức năng xác minh HDL mô hình 2.Principles thiết kế RTL kiểm chứng: một mã hóa các quá trình phong cách chức năng hỗ trợ xác minh trong Verilog có những cuốn sách? xin chia sẻ! cảm ơn!

 

[jjww110]

nơi mà tôi có thể tìm thấy cuốn sách "Hệ thống-trên-một-Chip xác minh - Phương pháp luận và kỹ thuật"?

 

[reddy]

Tôi cũng đang quan tâm trong DFT / DFV. Hãy cho tôi biết nơi tôi có thể có được những cuốn sách này. Những ebook này?

 

[dearjohn]

[Url = http://www.edaboard.com/viewtopic.php?t=72070&highlight=writing viết testbench [/url] [url = http://www.edaboard.com/viewtopic.php?t=62902&highlight = systemonachip] Hệ thống-on-a-Chip Xác minh [/url]

 

[zhaoyimiao]

Tóm lại, bạn nên thiết kế testbench và vector của bạn trong paralle với bạn RTL thiết kế và bạn cần phải thiết kế một số logic addtional để thử nghiệm tự. DFT trình biên dịch cũng sẽ rất hữu ích cho việc kiểm tra cuối cùng.

 

[Arnold]

Tôi nghĩ rằng rtl với khẳng định cấu trúc cũng được mã hóa là một số loại của DFV

 

[bzaki]

Xin chào, tôi muốn hỏi một câu hỏi? Sự khác biệt giữa thiết kế cho các kịch bản xác minh và sử dụng (TCL, perl) để xác minh là gì?

 

[bismillah]

Nó có thể có nghĩa là thiết kế mà là để được xác nhận, hoặc nó có thể có nghĩa là tạo ra môi trường xác minh, tức là viết mô hình hành vi, và thế hệ mô hình thử nghiệm, để xác minh các DUT.

 

[amaccormack]

Thiết kế để xác minh là nhận được các nhà thiết kế người viết RTL sử dụng khẳng định, documenation, ý kiến, tên tín hiệu có ý nghĩa không thay đổi khi họ đi lên và xuống hệ thống phân cấp, và thực hành tốt nhất khác để làm cho việc xác minh của thiết kế dễ dàng hơn và nhanh hơn. Nó cũng giúp tái sử dụng thiết kế, quá.

 

[tarkyss]

Tôi nghĩ rằng DFV có nghĩa là bạn phải xem xét vấn đề xác minh ngay cả khi bạn thiết kế khác hơn so với khi bạn bắt đầu để xác minh