Sep 12, 2000 #1 S sudhirkv Guest khi tôi gọi Verilog cuốn sách, tôi có thể tạo ra chỉ ký ngẫu nhiên không có.là có khả năng nào để tạo unsigned ngẫu nhiên không có trong Verilog.
khi tôi gọi Verilog cuốn sách, tôi có thể tạo ra chỉ ký ngẫu nhiên không có.là có khả năng nào để tạo unsigned ngẫu nhiên không có trong Verilog.
Sep 12, 2000 #2 N nmurthy Guest hi Sudhir kiểm tra sau có thể là bạn có được một số ý tưởng http://www.opencores.org/projects.cgi/web/gh_vhdl_library/overview
hi Sudhir kiểm tra sau có thể là bạn có được một số ý tưởng http://www.opencores.org/projects.cgi/web/gh_vhdl_library/overview
Sep 12, 2000 #3 A aji_vlsi Guest sudhirkv đã viết: khi tôi gọi Verilog cuốn sách, tôi có thể tạo ra chỉ ký ngẫu nhiên không có. là có khả năng nào để tạo unsigned ngẫu nhiên không có trong Verilog.
sudhirkv đã viết: khi tôi gọi Verilog cuốn sách, tôi có thể tạo ra chỉ ký ngẫu nhiên không có. là có khả năng nào để tạo unsigned ngẫu nhiên không có trong Verilog.
